Intel Triple-Speed Ethernet Agilex FPGA IP Design Přample
Rychlý průvodce
Triple-Speed Ethernet Intel® FPGA IP pro Intel Agilex™ poskytuje schopnost generovat design exampsouborů pro vybrané konfigurace, což vám umožňuje:
- Zkompilujte návrh, abyste získali odhad využití oblasti IP a načasování.
- Simulujte návrh, abyste ověřili funkčnost IP prostřednictvím simulace.
- Otestujte návrh na hardwaru pomocí vývojové sady Intel Agilex I-Series Transceiver-SoC.
- Když vygenerujete design napřample, editor parametrů automaticky vytvoří fileJe to nezbytné k simulaci, kompilaci a testování návrhu v hardwaru.
Poznámka: Hardwarová podpora není v současné době k dispozici v softwaru Intel Quartus® Prime Pro Edition verze 22.3.
Vývoj Stages pro Design Example
Poznámka: V softwaru Intel Quartus Prime Pro Edition verze 22.3 je vyžadována oprava, aby se předešlo selhání simulace na designu ex.ample. Další informace naleznete v odkazu KDB: Proč se simulace nezdaří pro trojitý ethernet Intel FPGA IP Multiport Design Example?.
Související informace
Proč simulace selhává pro trojitý ethernetový Intel® FPGA IP Multiport Design Example?.
Struktura adresáře
Triple-Speed Ethernet Intel FPGA IP design example file adresáře obsahují následující vygenerované files pro 10/100/1000 víceportový Ethernet MAC Design Example s 1000BASE-X/SGMII PCS a vestavěným PMA
- Konfigurace a test hardwaru files (design hardwaru napřample) se nacházejí vample_dir>/hardware_test_design.
- Simulace files (testbench pouze pro simulaci) jsou umístěny vample_dir>/example_testbench.
- Design pouze pro kompilaci example se nachází vample_dir>/ compilation_test_design.
- Používají se testy kompilace a testy hardwaru fileje vample_dir>/ex_tse/common.
Struktura adresáře pro návrh Příkladample
Tabulka 1. Triple-Speed Ethernet Intel FPGA IP Testbench File Popis
| Adresář/File | Popis |
| Testbench a simulace Files | |
| <design_example_dir>/example_testbench/ basic_avl_tb_top_mac_pcs.sv | Testbench nejvyšší úrovně file. Testbench vytvoří instanci DUT a spustí úlohy Verilog HDL pro generování a přijímání paketů. |
| Testbench skripty | |
| <design_example_dir>/example_testbench/ run_vsim_mac_pcs.sh | Skript ModelSim pro spuštění testbench. |
| pokračování… | |
| Adresář/File | Popis |
| <design_example_dir>/example_testbench/ run_vcs_mac_pcs.sh | Skript Synopsys* VCS pro spuštění testbench. |
| <design_example_dir>/example_testbench/ run_vcsmx_mac_pcs.sh | Skript Synopsys VCS MX (kombinovaný Verilog HDL a System Verilog s VHDL) pro spuštění testovacího prostředí |
| <design_example_dir>/example_testbench/ run_xcelium_mac_pcs.sh | Skript Xcelium* pro spuštění testbench. |
Tabulka 2. Trojrychlostní Ethernet Intel FPGA IP Hardware Design Přample File Popis
| Adresář/File | Popis |
| <design_example_dir>/hardware_test_design/ altera_eth_tse_hw.qpf | Projekt Intel Quartus Prime file. |
| <design_example_dir>/hardware_test_design/ altera_eth_tse_hw.qsf | Nastavení projektu Intel Quartus Prime file. |
| <design_example_dir>/hardware_test_design/ altera_eth_tse_hw.sdc | Omezení návrhu Synopsys files. Můžete je kopírovat a upravovat files pro váš vlastní design Intel Stratix® 10. |
| <design_example_dir>/hardware_test_design/ altera_eth_tse_hw.v | Špičkový design Verilog HDL example file. |
| <design_example_dir>/hardware_test_design/ common/ | Návrh hardwaru napřamppodporu files. |
Generování návrhu Přample
Postup pro generování návrhu Přample
Example Karta Design v Triple-Speed Ethernet Intel FPGA IP Parameter Editor
Chcete-li vytvořit návrh hardwaru, postupujte podle těchto krokůample a testbench:
- V softwaru Intel Quartus Prime Pro Edition klepněte na File ➤ Průvodce novým projektem pro vytvoření nového projektu Quartus Prime nebo File ➤ Otevřete projekt, chcete-li otevřít existující projekt Quartus Prime. Průvodce vás vyzve k zadání zařízení.
- Vyberte řadu zařízení Intel Agilex a vyberte zařízení, které má LVDS.
- Klepnutím na tlačítko Dokončit zavřete průvodce.
- V katalogu IP vyhledejte a vyberte Protokol rozhraní ➤ Ethernet ➤ 1G Multirate
- Ethernet ➤ Triple-Speed Ethernet Intel FPGA IP. Zobrazí se okno Nová varianta IP.
- Zadejte název nejvyšší úrovně pro vaši vlastní variaci IP. Editor parametrů uloží nastavení variace IP do a file jmenoval .ip.
- Klepněte na tlačítko OK. Zobrazí se editory parametrů.
- Chcete-li vytvořit design napřample, vyberte design napřample preset z knihovny Presets a klepněte na Apply. Když vyberete návrh, systém automaticky vyplní parametry IP pro návrh. Editor parametrů automaticky nastaví parametry potřebné pro generování návrhu napřample. Neměňte přednastavené parametry v záložce IP.
- Napřample Design Files, vyberte možnost Simulace pro vygenerování testovací plochy nebo možnost Syntéza pro vygenerování návrhu hardwaru, napřample.
- Poznámka: Chcete-li vygenerovat návrh, musíte vybrat alespoň jednu z možnostíample.
- Na ExampNa kartě Návrh v části Generovaný formát HDL vyberte Verilog HDL nebo VHDL.
- V části Target Development Kit vyberte sadu Agilex I-Series Transceiver-SoC Development Kit (AGIB027R31B1E2VR0) nebo vyberte možnost Žádná
- Klepněte na tlačítko Example Design: „přamptlačítko le_design“. Výběrový příkladample Zobrazí se okno Design Directory.
- Pokud chcete upravit design napřampcesta nebo název adresáře souboru ze zobrazených výchozích hodnot (eth_tse_0_example_design), přejděte na novou cestu a zadejte nový design exampnázev adresáře (ample_dir>).
- Klepněte na tlačítko OK.
Design Přample Parametry
Parametry v Přample Design Tab
| Parametr | Popis |
| Vyberte Návrh | K dispozici napřample designy pro nastavení parametrů IP. |
| Example Design Files | The files generovat pro různé vývojové fáze.
• Simulace – generuje potřebné files pro simulaci exampdesign. • Synthesis – generuje syntézu files. Použijte tyto files pro sestavení návrhu v softwaru Intel Quartus Prime Pro Edition pro testování hardwaru a provedení statické analýzy časování. |
| Generovat File Formát | Formát RTL files pro simulaci – Verilog nebo VHDL. |
| Vyberte desku | Podporovaný hardware pro implementaci návrhu. Když vyberete vývojovou desku Intel FPGA, Cílové zařízení je ten, který odpovídá zařízení na Development Kit.
Pokud tato nabídka není k dispozici, není pro vámi vybrané možnosti podporována žádná deska. Agilex I-Series Transceiver-SoC Vývojová sada: Tato možnost umožňuje otestovat návrh napřample na vybraném vývojovém kitu Intel FPGA IP. Tato možnost automaticky vybere Cílové zařízení aby odpovídalo zařízení na vývojové sadě Intel FPGA IP. Pokud má vaše revize desky jiný stupeň zařízení, můžete změnit cílové zařízení. Žádný: Tato možnost vylučuje hardwarové aspekty návrhu, napřample. |
Simulace trojrychlostního Ethernetu Intel FPGA IP Design Example Testbench
Postup pro simulaci Přample Testbench
Chcete-li simulovat testovací lavici, postupujte takto:
- Přejděte do adresáře simulace testbenchample_dir>/ example_testbench.
- Spusťte simulační skript pro podporovaný simulátor podle vašeho výběru. Skript zkompiluje a spustí testbench v simulátoru. Viz tabulka Kroky k simulaci Testbench.
Kroky k simulaci Testbench
| Simulátor | Instrukce |
| ModelSim* | Do příkazového řádku zadejte vsim -do run_vsim_mac_pcs.do. Pokud dáváte přednost simulaci bez vyvolání GUI ModelSim, zadejte vsim -c -do run_vsim_mac_pcs.do. |
| Synopsys VCS*/ VCS MX | Do příkazového řádku zadejte sh run_vcs_mac_pcs.sh nebo sh run_vcsmx_mac_pcs.sh. |
| Xcelium | Do příkazového řádku zadejte sh run_xcelium_mac_pcs.sh. |
- Analyzujte výsledky. Úspěšný testbench odešle deset paketů, přijme stejný počet paketů a zobrazí následující zprávu
Kompilace a konfigurace návrhu Přample v Hardware
Pro sestavení návrhu hardwaru napřampa nakonfigurujte jej na svém zařízení Intel Agilex, postupujte takto:
- Zajistěte návrh hardwaru napřampgenerace je dokončena.
- V softwaru Intel Quartus Prime Pro Edition otevřete projekt Intel Quartus Primeample_dir>/hardware_test_design/ altera_eth_tse_hw.qpf.
- V nabídce Zpracování klepněte na tlačítko Spustit kompilaci.
- Po úspěšné kompilaci se a.sof file je k dispozici vample_dir>/hardwarde_test_design adresář
10/100/1000 víceportový Ethernet MAC Design Přample s 1000BASE-X/SGMII PCS a vestavěným PMA
Tento design example demonstruje ethernetové řešení pro zařízení Intel Agilex využívající Triple-Speed Ethernet IP. Návrh můžete vygenerovat z Example Záložka Design editoru parametrů Triple-Speed Ethernet IP. Pro vytvoření návrhu napřample, musíte nejprve nastavit hodnoty parametrů pro variaci IP, kterou chcete generovat ve svém koncovém produktu. Generování návrhu napřample vytvoří kopii IP. Testbench a design hardwaru exampPoužijte kopii IP jako testované zařízení (DUT). Pokud nenastavíte hodnoty parametrů zkoušeného zařízení tak, aby odpovídaly hodnotám parametrů ve vašem konečném produktu, návrh exampSoubor, který vygenerujete, nevyužívá variaci IP, kterou zamýšlíte.
Vlastnosti
- Vygeneruje návrh napřample pro Triple-Speed Ethernet Multiport Ethernet MAC bez interního FIFO a PC s LVDS I/O používající vícekanálové sdílené FIFO.
- Generuje provoz na přenosové cestě a ověřuje přijatá data prostřednictvím externí smyčky I/O transceiveru LVDS.
- Tx a RX sériový režim externí smyčky přes LVDS I/O.
- Podporuje pouze externí zpětnou smyčku.
- Podporuje pouze čtyři porty.
Hardwarové a softwarové požadavky
- Intel používá k testování designu následující hardware a software napřample v systému Linux:
- Software Intel Quartus Prime Pro Edition
- Simulátory ModelSim, VCS, VCS MX a Xcelium
Popis funkce
Designové komponenty
| Komponent | Popis |
| Třírychlostní Ethernet Intel FPGA IP | Triple-Speed Ethernet Intel FPGA IP (altera_eth_tse) je vytvořena s následující konfigurací:
• Konfigurace jádra: — Základní variace: 10/100/1000Mb Ethernet MAC s 1000BASE-X/SGMII PCS — Použijte interní FIFO: Nevybraný — Počet portů: 4 XNUMX XNUMX — Typ transceiveru: LVDS I/O • Možnosti MAC: — Povolit podporu MAC 10/100 half duplex: Vybráno — Povolit místní smyčku na MII/GMII: Vybráno — Povolit doplňkové adresy unicast MAC: Nevybraný — Zahrnout počítadla statistik: Vybráno — Povolit 64bitové statistické čítače bajtů: Nevybraný — Zahrnout hashtable multicast: Nevybraný — Zarovnat hlavičky paketů podle 32bitové hranice: Nevybraný — Povolit plně duplexní řízení toku: Vybráno — Povolit detekci VLAN: Nevybraný — Povolit detekci magických paketů: Vybráno — Včetně modulu MDIO (MDC/MDIO): Vybráno — Hostitelský hodinový dělitel: 50 XNUMX XNUMX • Timestamp Možnosti: — Povolit časampIng: Nevybraný • Možnosti PCS/Transceiver: — Povolit most SGMII: Vybráno |
| Klientská logika | Generuje a monitoruje pakety odeslané nebo přijaté prostřednictvím IP. |
| Ethernet Traffic Controller | Ovládání přes Avalon® paměťově mapované rozhraní. |
| JTAG na Avalon paměťově mapované rozhraní Address Decoder | Převést JTAG Signály pro paměťově mapované rozhraní Avalon. |
Signály hodin a resetování
| Signál | Směr | Šířka | Popis |
| ref_clk | Vstup | 1 | Měniče registrují referenční hodiny přístupu a hodiny rozhraní stavu MAC FIFO. Nastavte hodiny na 100 MHz. |
| iopll_refclk | Vstup | 1 | Referenční takt 125 MHz pro sériové I/O rozhraní LVDS 1.25 Gb/s. |
Simulace
Simulační testovací případ provádí následující kroky:
- Spustí design example s provozní rychlostí 1G.
- Konfiguruje registry Triple-Speed Ethernet MAC a PCS.
- Čeká na potvrzení platného signálu měření.
- Odesílá pakety bez PTP na port 0.
- MAC RX port 0 odesílá přijaté pakety na MAC TX port 1.
Testbench
Blokové schéma návrhu Přample Multiport 10/100/1000Mb Ethernet MAC s 1000BASE-X/SGMII PCS s LVDS I/O Simulation Testbench
Simulační test Výsledek simulátoru VCS
Historie revizí dokumentu pro Triple-Speed Ethernet Intel FPGA IP Intel Agilex Design Example Uživatelská příručka
| Verze dokumentu | Verze Intel Quartus Prime | IP verze | Změny |
| 2022.12.09 | 22.3 | 21.1.0 | Počáteční vydání. |
Dokumenty / zdroje
 |
Intel Triple-Speed Ethernet Agilex FPGA IP Design Přample [pdfUživatelská příručka Triple-Speed Ethernet Agilex FPGA IP Design Přample, Triple-Speed, Ethernet Agilex FPGA IP Design Přample, IP Design Přample |
