F-Tile Interlaken Intel FPGA IP Design Example

Rychlý průvodce

Jádro F-Tile Interlaken Intel® FPGA IP poskytuje simulační testovací stůl. Hardware design napřampSoubor, který podporuje kompilaci a testování hardwaru, bude dostupný v softwarové verzi Intel Quartus® Prime Pro Edition 21.4. Když vygenerujete návrh napřample, editor parametrů automaticky vytvoří fileje nezbytné k simulaci, kompilaci a testování návrhu.
Testbench a design example podporuje režimy NRZ a PAM4 pro zařízení F-tile. Jádro F-Tile Interlaken Intel FPGA IP vytváří design examppro následující podporované kombinace počtu jízdních pruhů a datových rychlostí.

IP podporované kombinace počtu pruhů a datových rychlostí
V softwaru Intel Quartus Prime Pro Edition verze 21.3 jsou podporovány následující kombinace. Všechny ostatní kombinace budou podporovány v budoucí verzi Intel Quartus Prime Pro Edition.

Počet pruhů	Rychlost pruhu (Gbps)
	6.25	10.3125	12.5	25.78125	53.125
4	Ano	–	Ano	Ano	–
6	–	–	–	Ano	Ano
8	–	–	Ano	Ano	–
10	–	–	Ano	Ano	–
12	–	Ano	Ano	Ano	–

Obrázek 1. Kroky vývoje pro návrh Příkladample

Poznámka: Kompilace a testování hardwaru bude k dispozici v softwarové verzi Intel Quartus Prime Pro Edition 21.4.
F-Tile Interlaken Intel FPGA IP jádrový design example podporuje následující funkce:

• Interní režim sériové smyčky TX to RX
• Automaticky generuje pakety pevné velikosti
• Základní možnosti kontroly paketů
• Možnost použít System Console k resetování návrhu pro účely opětovného testování

Obrázek 2. Blokový diagram vysoké úrovně

Související informace

• Uživatelská příručka F-Tile Interlaken Intel FPGA IP
• Poznámky k vydání F-Tile Interlaken Intel FPGA IP

Hardwarové a softwarové požadavky

Chcete-li otestovat example design, použijte následující hardware a software:

• Software Intel Quartus Prime Pro Edition verze 21.3
• Systémová konzole
• Podporovaný simulátor:
  • Synopsys* VCS*
  • Synopsys VCS MX
  • Siemens* EDA ModelSim* SE nebo Questa*

Poznámka:  Hardwarová podpora pro design napřample bude k dispozici v softwarové verzi Intel Quartus Prime Pro Edition 21.4.

Generování návrhu

Obrázek 3. Postup

Chcete-li vytvořit návrh, postupujte podle těchto krokůample a testbench:

1. V softwaru Intel Quartus Prime Pro Edition klepněte na File ➤ New Project Wizard pro vytvoření nového projektu Intel Quartus Prime nebo klepněte na File ➤ Otevřete projekt a otevřete existující projekt Intel Quartus Prime. Průvodce vás vyzve k zadání zařízení.
2. Zadejte rodinu zařízení Agilex a vyberte zařízení s F-Tile pro svůj návrh.
3. V katalogu IP vyhledejte a poklepejte na F-Tile Interlaken Intel FPGA IP. Zobrazí se okno Nová varianta IP.
4. Zadejte název nejvyšší úrovně pro vaši vlastní variaci IP. Editor parametrů uloží nastavení variace IP do a file jmenoval .ip.
5. Klepněte na tlačítko OK. Zobrazí se editor parametrů.

Obrázek 4. Přample Design Tab

6. Na kartě IP zadejte parametry pro variaci jádra IP.
7. Na ExampNa kartě Návrh vyberte možnost Simulace a vygenerujte testovací plochu.
Poznámka: Možnost syntézy je pro hardware napřample design, který bude dostupný v softwarové verzi Intel Quartus Prime Pro Edition 21.4.
8. Pro generovaný formát HDL je k dispozici možnost Verilog i VHDL.
9. Klepněte na Generate Example Design. Výběrový příkladample Zobrazí se okno Design Directory.
10. Pokud chcete upravit design napřampcesta nebo název adresáře souboru ze zobrazených výchozích hodnot (ilk_f_0_example_design), přejděte na novou cestu a zadejte nový design example název adresáře.
11. Klepněte na tlačítko OK.

Poznámka: V provedení F-Tile Interlaken Intel FPGA IP exampSystém PLL se automaticky vytvoří a připojí k jádru F-Tile Interlaken Intel FPGA IP. Cesta k hierarchii SystemPLL v návrhu example je:

example_design.test_env_inst.test_dut.dut.pll

SystemPLL v provedení example sdílí stejné referenční hodiny 156.26 MHz jako transceiver.

Struktura adresáře

Jádro F-Tile Interlaken Intel FPGA IP generuje následující files pro design napřampten:
Obrázek 5. Struktura adresáře

Tabulka 2. Hardware Design Přample File Popisy
Tyto files jsou vample_installation_dir>/ilk_f_0_exampadresář le_design.

File Jména	Popis
example_design.qpf	Projekt Intel Quartus Prime file.
example_design.qsf	Nastavení projektu Intel Quartus Prime file
example_design.sdc jtag_timing_template.sdc	Omezení návrhu Synopsys file. Můžete kopírovat a upravovat pro svůj vlastní design.
sysconsole_testbench.tcl	Hlavní file pro přístup k systémové konzoli

Poznámka: Hardwarová podpora pro design napřample bude k dispozici v softwarové verzi Intel Quartus Prime Pro Edition 21.4.

Tabulka 3. Testbench File Popis

Tento file je vample_installation_dir>/ilk_f_0_example_design/ example_design/rtl adresář.

File Jméno	Popis
top_tb.sv	Testbench nejvyšší úrovně file.

Tabulka 4. Skripty Testbench

Tyto files jsou vample_installation_dir>/ilk_f_0_example_design/ exampadresář le_design/testbench

File Jméno	Popis
run_vcs.sh	Skript Synopsys VCS pro spuštění testbench.
run_vcsmx.sh	Skript Synopsys VCS MX pro spuštění testbench.
run_mentor.tcl	Skript Siemens EDA ModelSim SE nebo Questa pro spuštění testbench.

Simulace návrhu Přample Testbench

Obrázek 6. Postup

Chcete-li simulovat testovací lavici, postupujte takto:

1. Na příkazovém řádku přejděte do adresáře simulace testbench. Cesta k adresáři jeample_installation_dir>/example_design/ testbench.
2. Spusťte simulační skript pro podporovaný simulátor podle vašeho výběru. Skript zkompiluje a spustí testbench v simulátoru. Váš skript by měl po dokončení simulace zkontrolovat, zda se počty SOP a EOP shodují.

Tabulka 5. Kroky ke spuštění simulace

Simulátor	Instrukce
VCS	Do příkazového řádku napište:   sh run_vcs.sh
VCS MX	Do příkazového řádku napište:   sh run_vcsmx.sh
ModelSim SE nebo Questa	Do příkazového řádku napište:   vsim -do run_mentor.tcl Pokud dáváte přednost simulaci bez vyvolání GUI ModelSim, zadejte:   vsim -c -do run_mentor.tcl

3. Analyzujte výsledky. Úspěšná simulace odesílá a přijímá pakety a zobrazuje „Test PASSED“.

Testbench pro design example dokončí následující úkoly:

• Instantuje jádro F-Tile Interlaken Intel FPGA IP.
• Vytiskne stav PHY.
• Kontroluje synchronizaci metarámců (SYNC_LOCK) a hranice slov (bloků) (WORD_LOCK).
• Čeká na uzamčení a vyrovnání jednotlivých jízdních pruhů.
• Zahájí přenos paketů.
• Kontroluje statistiku paketů:
  • Chyby CRC24
  • SOP
  • EOPs

Následující sampVýstup le ilustruje úspěšný běh simulačního testu:

Sestavení návrhu Přample

1. Ujistěte se, že exampgenerace designu je dokončena.
2. V softwaru Intel Quartus Prime Pro Edition otevřete projekt Intel Quartus Primeample_installation_dir>/example_design.qpf>.
3. V nabídce Zpracování klepněte na tlačítko Spustit kompilaci.

Design Přample Popis

Design example demonstruje funkce jádra Interlaken IP.

Design Přample Components

Bývalýample design spojuje systémové a PLL referenční hodiny a požadované konstrukční komponenty. Bývalýample design konfiguruje jádro IP v režimu vnitřní smyčky a generuje pakety na uživatelském rozhraní přenosu dat jádra IP TX. Jádro IP posílá tyto pakety po interní zpětné smyčce přes transceiver.
Poté, co přijímač jádra IP přijme pakety na cestě zpětné smyčky, zpracuje pakety Interlaken a odešle je na rozhraní pro přenos uživatelských dat RX. Bývalýample design kontroluje, zda se přijaté a vysílané pakety shodují.
F-Tile Interlaken Intel IP design example obsahuje následující komponenty:

1. F-Tile Interlaken Intel FPGA IP jádro
2. Generátor paketů a kontrola paketů
3. Referenční hodiny F-Tile a systémové PLL hodiny Intel FPGA IP jádro

Signály rozhraní

Tabulka 6. Návrh Přample Signály rozhraní

Název portu	Směr	Šířka (bity)	Popis
mgmt_clk	Vstup	1	Vstup systémových hodin. Hodinová frekvence musí být 100 MHz.
pll_ref_clk	Vstup	1	Referenční hodiny transceiveru. Pohání RX CDR PLL.
rx_pin	Vstup	Počet jízdních pruhů	Datový kolík přijímače SERDES.
tx_pin	Výstup	Počet jízdních pruhů	Odešlete datový pin SERDES.
rx_pin_n(1)	Vstup	Počet jízdních pruhů	Datový kolík přijímače SERDES.
tx_pin_n(1)	Výstup	Počet jízdních pruhů	Odešlete datový pin SERDES.
mac_clk_pll_ref	Vstup	1	Tento signál musí být řízen PLL a musí používat stejný zdroj hodin, který řídí pll_ref_clk. Tento signál je dostupný pouze ve variantách zařízení v režimu PAM4.
usr_pb_reset_n	Vstup	1	Reset systému.

(1) K dispozici pouze ve variantách PAM4.

Intel Corporation. Všechna práva vyhrazena. Intel, logo Intel a další značky Intel jsou ochranné známky společnosti Intel Corporation nebo jejích dceřiných společností. Společnost Intel zaručuje výkon svých FPGA a polovodičových produktů podle aktuálních specifikací v souladu se standardní zárukou společnosti Intel, ale vyhrazuje si právo provádět změny jakýchkoli produktů a služeb kdykoli bez upozornění. Společnost Intel nepřebírá žádnou odpovědnost nebo závazky vyplývající z aplikace nebo použití jakýchkoli informací, produktů nebo služeb zde popsaných, s výjimkou případů, kdy je společnost Intel výslovně písemně odsouhlasena. Zákazníkům společnosti Intel se doporučuje získat nejnovější verzi specifikací zařízení předtím, než se budou spoléhat na jakékoli zveřejněné informace a než zadají objednávky na produkty nebo služby.
*Jiná jména a značky mohou být nárokovány jako vlastnictví jiných.

Registrovat mapu

Poznámka:

• Design PřampAdresa registru začíná 0x20**, zatímco adresa základního registru Interlaken IP začíná 0x10**.
• Adresa registru F-dlaždice PHY začíná 0x30**, zatímco adresa registru FEC dlaždice F začíná 0x40**. Registr FEC je dostupný pouze v režimu PAM4.
• Přístupový kód: RO – pouze pro čtení a RW – pro čtení/zápis.
• Systémová konzola čte design example registruje a hlásí stav testu na obrazovce.

Tabulka 7. Návrh Přample Registrovat mapu

Offset	Jméno	Přístup	Popis
8'h00	Rezervováno
8'h01	Rezervováno
8'h02	Reset systému PLL	RO	Následující bity indikují požadavek na reset systému PLL a hodnotu povolení: • Bit [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en
8'h03	Zarovnaný pruh RX	RO	Označuje zarovnání jízdního pruhu RX.
8'h04	WORD uzamčen	RO	[NUM_LANES–1:0] – Identifikace hranic slova (bloku).
8'h05	Synchronizace uzamčena	RO	[NUM_LANES–1:0] – Synchronizace metasnímků.
8:06 – 8:09	Počet chyb CRC32	RO	Označuje počet chyb CRC32.
8'h0A	Počet chyb CRC24	RO	Označuje počet chyb CRC24.
8'h0B	Signál přetečení/podtečení	RO	Následující bity označují: • Bit [3] – signál podtečení TX • Bit [2] – signál přetečení TX • Bit [1] – signál přetečení RX
8'h0C	Počet SOP	RO	Udává počet SOP.
8'h0D	Počet EOP	RO	Udává počet EOP
8'h0E	Počet chyb	RO	Označuje počet následujících chyb: • Ztráta vyrovnání jízdního pruhu • Neplatné kontrolní slovo • Neplatný vzor rámování • Chybějící indikátor SOP nebo EOP
8'h0F	send_data_mm_clk	RW	Zapište 1 do bitu [0], abyste povolili signál generátoru.
8'h10	Chyba kontroly		Označuje chybu kontroly. (Chyba dat SOP, chyba čísla kanálu a chyba dat PLD)
8'h11	Systémový PLL zámek	RO	Bit [0] indikuje indikaci uzamčení PLL.
8'h14	Počet TX SOP	RO	Udává počet SOP generovaných generátorem paketů.
8'h15	Počet TX EOP	RO	Udává počet EOP generovaných generátorem paketů.
8'h16	Nepřetržitý paket	RW	Zapište 1 do bitu [0], abyste povolili nepřetržitý paket.
pokračování…

Offset	Jméno	Přístup	Popis
8'h39	Počet chyb ECC	RO	Označuje počet chyb ECC.
8'h40	Počet opravených chyb ECC	RO	Označuje počet opravených chyb ECC.
8'h50	tile_tx_rst_n	WO	Dlaždice resetována na SRC pro TX.
8'h51	tile_rx_rst_n	WO	Reset dlaždic na SRC pro RX.
8'h52	tile_tx_rst_ack_n	RO	Potvrzení resetu dlaždice z SRC pro TX.
8'h53	tile_rx_rst_ack_n	RO	Potvrzení resetu dlaždic ze SRC pro RX.

Resetovat

V jádru F-Tile Interlaken Intel FPGA IP zahájíte reset (reset_n=0) a podržíte jej, dokud jádro IP nevrátí potvrzení resetu (reset_ack_n=0). Po odstranění resetu (reset_n=1) se potvrzení resetu vrátí do původního stavu
(reset_ack_n=1). V provedení example, registr rst_ack_sticky uchovává potvrzení o potvrzení resetu a poté spustí odstranění resetu (reset_n=1). Můžete použít alternativní metody, které vyhovují vašim potřebám návrhu.

Důležité: V každém scénáři, kde je vyžadována interní sériová smyčka, musíte uvolnit TX a RX dlaždice F odděleně v určitém pořadí. Další informace naleznete ve skriptu systémové konzoly.

Obrázek 7. Reset sekvence v režimu NRZ

Obrázek 8. Reset sekvence v režimu PAM4

F-Tile Interlaken Intel FPGA IP Design Example Archiv uživatelských příruček

Pokud není uvedena verze jádra IP, platí uživatelská příručka pro předchozí verzi jádra IP.

Verze Intel Quartus Prime	Základní verze IP	Uživatelská příručka
21.2	2.0.0	F-Tile Interlaken Intel FPGA IP Design Example Uživatelská příručka

Historie revizí dokumentu pro F-Tile Interlaken Intel FPGA IP Design Example Uživatelská příručka

Verze dokumentu	Verze Intel Quartus Prime	IP verze	Změny
2021.10.04	21.3	3.0.0	• Přidána podpora pro nové kombinace sazeb za jízdní pruhy. Další informace viz Tabulka: IP podporované kombinace počtu pruhů a datové rychlosti. • Aktualizován seznam podporovaných simulátorů v sekci: Hardwarové a softwarové požadavky. • Přidány nové resetovací registry v sekci: Registrovat mapu.
2021.06.21	21.2	2.0.0	Počáteční vydání.

Dokumenty / zdroje

intel F-Tile Interlaken Intel FPGA IP Design Example [pdfUživatelská příručka F-Tile Interlaken Intel FPGA IP Design Example, F-Tile, Interlaken Intel FPGA IP Design Example, Intel FPGA IP Design Přample, IP Design Přample, Design Přample

Reference

• Uživatelská příručka