Intel® FPGA P-Tile Avalon ®
Streamování IP pro PCI Express*
Design Přample Uživatelská příručka
Aktualizováno pro Intel®
Quartus® Prime Design Suite: 21.3
IP verze: 6.0.0
Uživatelská příručka

Design Přample Popis

1.1. Popis funkce pro návrh programovaného vstupu/výstupu (PIO) Přample

Design PIO example provádí přenosy paměti z hostitelského procesoru do cílového zařízení. V tomto example, hostitelský procesor požaduje jednodword MemRd a emWr
TLP.
Design PIO example automaticky vytvoří fileje nezbytné pro simulaci a kompilaci v softwaru Intel Prime. Design example pokrývá širokou škálu parametrů. Nepokrývá však všechny možné parametrizace P-Tile Hard IP pro PCIe.
Tento design example obsahuje následující komponenty:

• Vygenerovaná varianta P-Tile Avalon Streaming Hard IP Endpoint (DUT) s parametry, které jste zadali. Tato součást řídí data TLP přijatá do aplikace PIO
• Komponenta PIO Application (APPS), která provádí nezbytný překlad mezi PCI Express TLP a jednoduchým Avalon-MM zapisuje a čte do paměti na čipu.
• Komponenta paměti na čipu (MEM). Pro provedení 1×16 example, paměť na čipu se skládá z jednoho bloku paměti o velikosti 16 KB. Pro provedení 2×8 example, paměť na čipu se skládá ze dvou 16 KB paměťových bloků.
• Reset Release IP: Tato IP udržuje řídicí obvod v resetu, dokud zařízení plně nevstoupí do uživatelského režimu. FPGA aktivuje výstup INIT_DONE, aby signalizoval, že zařízení je v uživatelském režimu. Reset Release IP generuje obrácenou verzi interního signálu INIT_DONE pro vytvoření výstupu nINIT_DONE, který můžete použít pro svůj návrh. Signál nINIT_DONE je vysoký, dokud celé zařízení nepřejde do uživatelského režimu. Po potvrzení nINIT_DONE (nízká) je veškerá logika v uživatelském režimu a funguje normálně. Signál nINIT_DONE můžete použít jedním z následujících způsobů:
  • Pro bránu externího nebo interního resetu.
  • Pro hradlování resetovacího vstupu do transceiveru a I/O PLL.
  • K bráně povolení zápisu návrhových bloků, jako jsou vestavěné paměťové bloky, stavový stroj a posuvné registry.
  • Chcete-li synchronně řídit resetování registrů vstupních portů ve vašem návrhu.

Simulační testbench vytváří instanci návrhu PIO example a kořenový port BFM pro rozhraní s cílovým koncovým bodem.
Intel Corporation. Všechna práva vyhrazena. Intel, logo Intel a další značky Intel jsou ochranné známky společnosti Intel Corporation nebo jejích dceřiných společností. Společnost Intel zaručuje výkon svých FPGA a polovodičových produktů podle aktuálních specifikací v souladu se standardní zárukou společnosti Intel, ale vyhrazuje si právo provádět změny jakýchkoli produktů a služeb kdykoli bez upozornění. Společnost Intel nepřebírá žádnou odpovědnost nebo závazky vyplývající z aplikace nebo použití jakýchkoli informací, produktů nebo služeb popsaných v tomto dokumentu, pokud to není výslovně písemně odsouhlaseno společností Intel. Zákazníkům společnosti Intel se doporučuje získat nejnovější verzi specifikací zařízení dříve, než se budou spoléhat na jakékoli zveřejněné informace a než zadají objednávky na produkty nebo služby. *Jiná jména a značky mohou být nárokovány jako vlastnictví jiných.
ISO 9001: 2015 Registrováno
Obrázek 1. Blokové schéma pro Platform Designer PIO 1×16 Design Přample Simulation Testbench

Obrázek 2. Blokové schéma pro Platform Designer PIO 2×8 Design Přample Simulation Testbench

Testovací program zapisuje a zpětně čte data ze stejného místa v paměti na čipu. Porovná načtená data s očekávaným výsledkem. Pokud se nevyskytnou žádné chyby, test hlásí „Simulace zastavena z důvodu úspěšného dokončení“. P-Tile Avalon
Návrh streamování napřample podporuje následující konfigurace:

• Koncový bod Gen4 x16
• Koncový bod Gen3 x16
• Koncový bod Gen4 x8x8
• Koncový bod Gen3 x8x8

Poznámka: Simulační testovací stůl pro PCIe x8x8 PIO design example je nakonfigurován pro jednu linku PCIe x8, ačkoli skutečný návrh implementuje dvě propojení PCIe x8.
Poznámka: Tento design exampSoubor podporuje pouze výchozí nastavení v Editoru parametrů P-tile Avalon Streaming IP pro PCI Express.
Obrázek 3. Platform Designer Obsah systému pro P-Tile Avalon Streaming PCI Express 1×16 PIO Design Example
Platform Designer generuje tento návrh až pro varianty Gen4 x16.

Obrázek 4. Platform Designer Obsah systému pro P-Tile Avalon Streaming PCI Express 2×8 PIO Design Example
Platform Designer generuje tento návrh až pro varianty Gen4 x8x8.

1.2. Popis funkce pro návrh virtualizace I/O jednoho kořene (SR-IOV) Přample
Konstrukce SR-IOV example provádí přenosy paměti z hostitelského procesoru do cílového zařízení. Podporuje až dva PF a 32 VF na PF.
Konstrukce SR-IOV example automaticky vytvoří fileje nezbytné pro simulaci a kompilaci v softwaru Intel Quartus Prime. Zkompilovaný design si můžete stáhnout na
vývojová sada Intel Stratix® 10 DX nebo vývojová sada Intel Agilex™.
Tento design example obsahuje následující komponenty:

• Vygenerovaná varianta koncového bodu IP (DUT) P-Tile Avalon Streaming (Avalon-ST) s parametry, které jste zadali. Tato součást přenáší přijatá data TLP do aplikace SR-IOV.
• Komponenta SR-IOV Application (APPS), která provádí nezbytný překlad mezi PCI Express TLP a jednoduchým Avalon-ST zapisuje a čte do paměti na čipu. Pro komponentu SR-IOV APPS vygeneruje TLP čtení paměti Dokončení s daty.
  • Pro provedení SR-IOV napřample se dvěma PF a 32 VF na PF, existuje 66 paměťových míst, která design example má přístup. Dva PF mají přístup ke dvěma paměťovým místům, zatímco 64 VF (2 x 32) má přístup k 64 paměťovým místům.
• A Reset Release IP.
  Simulační testbench vytváří instanci návrhu SR-IOV example a kořenový port BFM pro rozhraní s cílovým koncovým bodem.

Obrázek 5. Blokové schéma pro Platform Designer SR-IOV 1×16 Design Přample Simulation Testbench

Obrázek 6. Blokové schéma pro Platform Designer SR-IOV 2×8 Design Přample Simulation Testbench

Testovací program zapisuje a zpětně čte data ze stejného místa v paměti na čipu přes 2 PF a 32 VF na PF. Porovnává načtená data s očekávanými
výsledek. Pokud se nevyskytnou žádné chyby, test hlásí „Simulace zastavena z důvodu úspěšného dokončení“.
Konstrukce SR-IOV example podporuje následující konfigurace:

• Koncový bod Gen4 x16
• Koncový bod Gen3 x16
• Koncový bod Gen4 x8x8
• Koncový bod Gen3 x8x8

Obrázek 7. Platform Designer Obsah systému pro P-Tile Avalon-ST s SR-IOV pro PCI Express 1×16 Design Example

Obrázek 8. Platform Designer Obsah systému pro P-Tile Avalon-ST s SR-IOV pro PCI Express 2×8 Design Example

Rychlý průvodce

Pomocí softwaru Intel Quartus Prime můžete vygenerovat návrh naprogramovaných I/O (PIO) napřample pro Intel FPGA P-Tile Avalon-ST Hard IP pro jádro PCI Express* IP. Vygenerovaný design napřample odráží parametry, které zadáte. PIO example přenáší data z hostitelského procesoru do cílového zařízení. Je vhodný pro aplikace s nízkou šířkou pásma. Tento design example automaticky vytvoří fileje nezbytné pro simulaci a kompilaci v softwaru Intel Quartus Prime. Zkompilovaný návrh si můžete stáhnout do vývojové desky FPGA. Chcete-li stáhnout na vlastní hardware, aktualizujte nastavení Intel Quartus Prime File (.qsf) se správným přiřazením pinů . Obrázek 9. Vývojové kroky pro design Přample

Intel Corporation. Všechna práva vyhrazena. Intel, logo Intel a další značky Intel jsou ochranné známky společnosti Intel Corporation nebo jejích dceřiných společností. Společnost Intel zaručuje výkon svých FPGA a polovodičových produktů podle aktuálních specifikací v souladu se standardní zárukou společnosti Intel, ale vyhrazuje si právo provádět změny jakýchkoli produktů a služeb kdykoli bez upozornění. Společnost Intel nepřebírá žádnou odpovědnost nebo závazky vyplývající z aplikace nebo použití jakýchkoli informací, produktů nebo služeb popsaných v tomto dokumentu, pokud to není výslovně písemně odsouhlaseno společností Intel. Zákazníkům společnosti Intel se doporučuje získat nejnovější verzi specifikací zařízení dříve, než se budou spoléhat na jakékoli zveřejněné informace a než zadají objednávky na produkty nebo služby. *Jiná jména a značky mohou být nárokovány jako vlastnictví jiných.
ISO 9001: 2015 Registrováno
2.1. Struktura adresáře
Obrázek 10. Struktura adresáře pro vygenerovaný návrh Přample

2.2. Generování návrhu Přample
Obrázek 11. Postup

1. V softwaru Intel Quartus Prime Pro Edition vytvořte nový projekt (File ➤ Průvodce novým projektem).
2. Zadejte Adresář, Název a Entitu nejvyšší úrovně.
3. Pro Typ projektu přijměte výchozí hodnotu, Prázdný projekt. Klepněte na tlačítko Další.
4. Pro Přidat Files klikněte na Další.
5. Pro Family, Device & Board Settings v Family vyberte Intel Agilex nebo Intel Stratix 10.
6. Pokud jste v posledním kroku vybrali Intel Stratix 10, vyberte Stratix 10 DX v rozbalovací nabídce Zařízení.
7. Vyberte cílové zařízení pro svůj návrh.
8. Klepněte na tlačítko Dokončit.
9. V katalogu IP vyhledejte a přidejte Intel P-Tile Avalon-ST Hard IP pro PCI Express.
10. V dialogovém okně Nová varianta IP zadejte název vaší IP adresy. Klikněte na Vytvořit.
11. Na kartách Nastavení nejvyšší úrovně a Nastavení PCIe* zadejte parametry pro vaši variantu IP. Pokud používáte provedení SR-IOV example, pro aktivaci SR-IOV proveďte následující kroky:
    A. Na kartě Zařízení PCIe* na kartě PCIe* PCI Express / PCI Capabilities zaškrtněte políčko Povolit více fyzických funkcí.
    b. Na kartě PCIe* Multifunction a SR-IOV System Settings zaškrtněte políčko Enable SR-IOV support a zadejte počet PF a VF. U konfigurací x8 zaškrtněte políčka Povolit více fyzických funkcí a Povolit podporu SR-IOV pro karty PCIe0 i PCIe1.
    C. Na kartě PCIe* MSI-X na kartě PCIe* PCI Express / PCI Capabilities povolte funkci MSI-X podle potřeby.
    d. Na kartě PCIe* Base Address Registers povolte BAR0 pro PF i VF.
    E. Jiná nastavení parametrů nejsou u tohoto návrhu podporována, napřample.
12. Na Example na kartě Návrhy proveďte následující výběry:
    A. Napřample Design Files, zapněte možnosti Simulace a Syntéza.
    Pokud tyto simulace nebo syntézu nepotřebujete files, ponechání příslušné volby (možností) vypnuté výrazně snižuje example design generace čas.
    b. Pro Generated HDL Format je v aktuální verzi k dispozici pouze Verilog.
    C. Pro Target Development Kit vyberte buď vývojovou sadu Intel Stratix 10 DX P-Tile ES1 FPGA, vývojovou sadu Intel Stratix 10 DX P-Tile Production FPGA nebo vývojovou sadu Intel Agilex F-Series P-Tile ES0 FPGA.
    13. Vyberte Generate Example Design vytvořit design example, které můžete simulovat a stáhnout do hardwaru. Pokud vyberete jednu z vývojových desek P-Tile, zařízení na této desce přepíše zařízení dříve vybrané v projektu Intel Quartus Prime, pokud se zařízení liší. Když vás výzva požádá o zadání adresáře pro vašeho example design, můžete přijmout výchozí adresář, ./intel_pcie_ptile_ast_0_example_design nebo zvolte jiný adresář.
    Obrázek 12. Example Návrhy Tab
    
13. Klepněte na tlačítko Dokončit. Můžete uložit svůj .ip file po výzvě, ale není nutné, aby bylo možné použít exampdesign.
14. Otevřete example designový projekt.
15. Zkompilujte example design project pro generování souboru .sof file za úplný example design. Tento file je to, co stáhnete na desku, abyste provedli ověření hardwaru.
16. Zavři svého example designový projekt.
    Všimněte si, že v projektu Intel Quartus Prime nemůžete změnit přidělení pinů PCIe. Chcete-li však usnadnit směrování desky plošných spojů, můžete to udělattage funkcí obrácení jízdního pruhu a inverze polarity podporovaných touto IP.

2.3. Simulace návrhu Přample
Nastavení simulace zahrnuje použití funkčního modelu sběrnice Root Port Bus (BFM) k provedení P-tile Avalon Streaming IP pro PCIe (DUT), jak je znázorněno na následujícím obrázku.
postava.
Obrázek 13. PIO Design Přample Simulation Testbench

Další podrobnosti o testbench a modulech v něm najdete v Testbench na straně 15.
Následující vývojový diagram ukazuje kroky k simulaci návrhu napřampten:
Obrázek 14. Postup

1.  Přejděte do adresáře simulace testbench, / pcie_ed_tb/pcie_ed_tb/sim/ /simulátor.
2. Spusťte simulační skript pro simulátor dle vašeho výběru. Viz tabulka níže.
3. Analyzujte výsledky.

Poznámka: P-Tile nepodporuje paralelní simulace PIPE.
Tabulka 1. Kroky ke spuštění simulace

Simulátor	Pracovní adresář	Instrukce
ModelSim* SE, Siemens* EDA QuestaSim*- Intel FPGA Edition	<example_design>/pcie_ed_tb/ pcie_ed_tb/sim/mentor/	1. Vyvolejte vsim (zadáním vsim, čímž se zobrazí okno konzoly, kde můžete spustit následující příkazy). 2. proveďte msim_setup.tcl Poznámka: Místo kroků 1 a 2 můžete také zadat: vsim -c -do msim_setup.tcl. 3. ld_debug 4. běh -vše 5. Úspěšná simulace končí následující zprávou „Simulace zastavena z důvodu úspěšného dokončení!“
VCS*	<example_design>/pcie_ed_tb/ pcie_ed_tb/sim/synopsys/vcs	1. Zadejte sh vcs_setup.sh USER_DEFINED_COMPILE_OPTIONS=”” USER_DEFINED_ELAB_OPTIONS=”-xlrm\ uniq_prior_final” USER_DEFINED_SIM_OPTIONS=””
pokračování…

Simulátor	Pracovní adresář	Instrukce
		Poznámka: Výše ​​uvedený příkaz je jednořádkový. 2. Úspěšná simulace končí následující zprávou „Simulace zastavena z důvodu úspěšného dokončení!“ Poznámka: Chcete-li spustit simulaci v interaktivním režimu, použijte následující kroky: (pokud jste již vygenerovali spustitelný soubor simv v neinteraktivním režimu, odstraňte soubory simv a simv.diadir) 1. Otevřete soubor vcs_setup.sh file a přidejte do příkazu VCS možnost ladění: vcs -debug_access+r 2. Sestavte návrh napřample: sh vcs_setup.sh USER_DEFINED_ELAB_OPTIONS=”- xlrm\ uniq_prior_final” SKIP_SIM=1 3. Spusťte simulaci v interaktivním režimu: simv -gui &

Tento testbench simuluje až Gen4 x16 variantu.
Pokud nedojde k žádné chybě, simulace hlásí „Simulace zastavena z důvodu úspěšného dokončení“.
2.3.1. Testbench
Testbench používá modul testovacího ovladače, altpcietb_bfm_rp_gen4_x16.sv, k zahájení konfigurace a transakcí paměti. Při spuštění modul testovacího ovladače zobrazuje informace z registrů Root Port a Endpoint Configuration Space, takže můžete korelovat s parametry, které jste zadali pomocí Editoru parametrů.
BývalýampSoubory design a testbench jsou dynamicky generovány na základě konfigurace, kterou zvolíte pro P-Tile IP pro PCIe. Testbench používá parametry, které zadáte v Editoru parametrů v Intel Quartus Prime. Tento testbench simuluje připojení až ×16 PCI Express pomocí sériového rozhraní PCI Express. Design testbench umožňuje simulaci více než jednoho PCI Express spojení najednou. Následující obrázek představuje vysokou úroveň view provedení PIO example.
Obrázek 15. PIO Design Přample Simulation Testbench

Nejvyšší úroveň testbench vytváří instance následujících hlavních modulů:

• altpcietb_bfm_rp_gen4x16.sv – Toto je kořenový port PCIe BFM.
  //Cesta k adresáři
  /intel_pcie_ptile_ast_0_example_design/pcie_ed_tb/ip/
  pcie_ed_tb/dut_pcie_tb_ip/intel_pcie_ptile_tbed_ /sim
• pcie_ed_dut.ip: Toto je návrh koncového bodu s parametry, které určíte.
  //Cesta k adresáři
  /intel_pcie_ptile_ast_0_example_design/ip/pcie_ed
• pcie_ed_pio0.ip: Tento modul je cílem a iniciátorem transakcí pro návrh PIO example.
  //Cesta k adresáři
  /intel_pcie_ptile_ast_0_example_design/ip/pcie_ed
• pcie_ed_sriov0.ip: Tento modul je cílem a iniciátorem transakcí pro návrh SR-IOV example.
  //Cesta k adresáři
  /intel_pcie_ptile_ast_0_example_design/ip/pcie_ed

Obrázek 16. SR-IOV Design Přample Simulation Testbench

Testbench má navíc rutiny, které provádějí následující úkoly:

• Generuje referenční hodiny pro koncový bod na požadované frekvenci.
• Poskytuje reset PCI Express při spuštění.

Další podrobnosti o kořenovém portu BFM najdete v kapitole TestBench v uživatelské příručce Intel FPGA P-Tile Avalon pro streamování IP pro PCI Express.
Související informace
Intel FPGA P-Tile Avalon streaming IP pro PCI Express Uživatelská příručka
2.3.1.1. Testovací modul ovladače
Modul testovacího ovladače, intel_pcie_ptile_tbed_hwtcl.v, vytváří instanci nejvyšší úrovně BFM,altpcietb_bfm_top_rp.v.
BFM nejvyšší úrovně plní následující úkoly:

1. Instantuje řidiče a monitor.
2. Vytvoří instanci kořenového portu BFM.
3. Instantuje sériové rozhraní.

Konfigurační modul, altpcietb_g3bfm_configure.v, provádí následující úlohy:

1. Konfiguruje a přiřazuje BARy.
2. Konfiguruje kořenový port a koncový bod.
3. Zobrazuje komplexní nastavení konfiguračního prostoru, BAR, MSI, MSI-X a AER.

2.3.1.2. PIO Design Přample Testbench

Obrázek níže ukazuje provedení PIO examphierarchie návrhu simulace. Testy pro návrh PIO example jsou definovány s parametrem apps_type_hwtcl nastaveným na
3. Testy spuštěné pod touto hodnotou parametru jsou definovány v ebfm_cfg_rp_ep_rootport, find_mem_bar a downstream_loop.
Obrázek 17. Návrh PIO Přample Hierarchie návrhu simulace

Testbench začíná tréninkem propojení a poté přistupuje do konfiguračního prostoru IP pro výčet. Úloha nazvaná downstream_loop (definovaná v kořenovém portu
PCIe BFM altpcietb_bfm_rp_gen4_x16.sv) poté provede test PCIe link. Tento test se skládá z následujících kroků:

1. Zadejte příkaz pro zápis do paměti, abyste zapsali jedno dword dat do paměti na čipu za koncovým bodem.
2. Vydáním příkazu pro čtení z paměti načtete zpět data z paměti na čipu.
3. Porovnejte načtená data s daty zápisu. Pokud se shodují, test to počítá jako Pass.
4. Opakujte kroky 1, 2 a 3 pro 10 iterací.

První zápis do paměti probíhá kolem 219 us. Po něm následuje čtení paměti na rozhraní Avalon-ST RX P-tile Hard IP pro PCIe. Dokončení TLP se objeví krátce po požadavku na čtení paměti na rozhraní Avalon-ST TX.
2.3.1.3. SR-IOV Design Přample Testbench
Obrázek níže ukazuje provedení SR-IOV examphierarchie návrhu simulace. Zkoušky pro provedení SR-IOV example jsou prováděny úlohou nazvanou sriov_test,
který je definován v altpcietb_bfm_cfbp.sv.
Obrázek 18. SR-IOV Design Přample Hierarchie návrhu simulace

Testbench SR-IOV podporuje až dvě fyzické funkce (PF) a 32 virtuálních funkcí (VF) na PF.
Testbench začíná tréninkem propojení a poté přistupuje do konfiguračního prostoru IP pro výčet. Poté provede následující kroky:

1. Pošlete požadavek na zápis do paměti do PF následovaný požadavkem na čtení z paměti, aby se stejná data přečetla zpět pro porovnání. Pokud se čtená data shodují se zapisovanými daty, je tomu tak
   Průchod. Tento test se provádí úlohou nazvanou my_test (definovaná v altpcietb_bfm_cfbp.v). Tento test se opakuje dvakrát pro každý PF.
2. Odešle požadavek na zápis do paměti do VF následovaný požadavkem na čtení z paměti, aby se stejná data přečetla zpět pro porovnání. Pokud se čtená data shodují se zapisovanými daty, je tomu tak
   Průchod. Tento test se provádí úlohou nazvanou cfbp_target_test (definovaná v altpcietb_bfm_cfbp.v). Tento test se opakuje pro každou VF.

První zápis do paměti probíhá kolem 263 us. Po něm následuje čtení paměti na rozhraní Avalon-ST RX PF0 P-tile Hard IP pro PCIe. Dokončení TLP se objeví krátce po požadavku na čtení paměti na rozhraní Avalon-ST TX.
2.4. Sestavení návrhu Přample

1. Navigovat do /intel_pcie_ptile_ast_0_example_design/ a otevřete pcie_ed.qpf.
2. Pokud vyberete jednu ze dvou následujících vývojových sad, budou nastavení související s VID zahrnuta v souboru .qsf file vytvořeného návrhu napřample a nemusíte je přidávat ručně. Všimněte si, že tato nastavení jsou specifická pro desku.
   • Vývojová sada Intel Stratix 10 DX P-Tile ES1 FPGA
   • Vývojová sada Intel Stratix 10 DX P-Tile Production FPGA
   • Vývojová sada Intel Agilex F-Series P-Tile ES0 FPGA
3. V nabídce Zpracování vyberte Spustit kompilaci.

2.5. Instalace ovladače Linux Kernel Driver

Než budete moci vyzkoušet design napřample v hardwaru, musíte nainstalovat jádro Linuxu
Řidič. Tento ovladač můžete použít k provedení následujících testů:
• Test spojení PCIe, který provede 100 zápisů a čtení
• Paměťový prostor DWORD
čte a píše
• Konfigurační prostor DWORD čte a zapisuje
(1)
Kromě toho můžete pomocí ovladače změnit hodnotu následujících parametrů:
• Použitý BAR
• Vybrané zařízení (zadáním čísla sběrnice, zařízení a funkce (BDF) pro
zařízení)
Chcete-li nainstalovat ovladač jádra, proveďte následující kroky:

1. Přejděte na ./software/kernel/linux pod example adresář pro generování návrhu.
2. Změňte oprávnění k instalaci, načítání a uvolňování files:
   $ chmod 777 nainstalovat načíst uvolnění
3. Nainstalujte ovladač:
   $ sudo ./install
4. Ověřte instalaci ovladače:
   $ lsmod | grep intel_fpga_pcie_drv
   Očekávaný výsledek:
   intel_fpga_pcie_drv 17792 0
5. Ověřte, že Linux rozpozná návrh PCIe exampten:
   $ lspci -d 1172:000 -v | grep intel_fpga_pcie_drv
   Poznámka: Pokud jste změnili ID dodavatele, nahraďte ID dodavatele novým ID dodavatele
   ID dodavatele v tomto příkazu.
   Očekávaný výsledek:
   Používá se ovladač jádra: intel_fpga_pcie_drv

2.6. Spuštění Design Example
Zde jsou testovací operace, které můžete provést na P-Tile Avalon-ST PCIe design examples:

1. V celé této uživatelské příručce mají pojmy slovo, DWORD a QWORD stejný význam, jaký mají v základní specifikaci PCI Express. Slovo je 16 bitů, DWORD je 32 bitů a QWORD je 64 bitů.

Tabulka 2. Testovací operace podporované P-Tile Avalon-ST PCIe Design Přamples

Operace	Požadovaný BAR	Podporováno P-Tile Avalon-ST PCIe Design Example
0: Test spojení – 100 zápisů a čtení	0	Ano
1: Paměť pro zápis	0	Ano
2: Prostor pro čtení paměti	0	Ano
3: Zápis konfiguračního prostoru	N/A	Ano
4: Čtení konfiguračního prostoru	N/A	Ano
5: Změňte BAR	N/A	Ano
6: Vyměňte zařízení	N/A	Ano
7: Povolte SR-IOV	N/A	Ano (*)
8: Proveďte test propojení pro každou povolenou virtuální funkci patřící k aktuálnímu zařízení	N/A	Ano (*)
9: Proveďte DMA	N/A	Žádný
10: Ukončete program	N/A	Ano

Poznámka: (*) Tyto testovací operace jsou dostupné pouze v případě, že SR-IOV design example je vybráno.
2.6.1. Spuštění PIO Design Example

1. Přejděte na ./software/user/example pod vzorem example adresář.
2. Sestavte design napřampaplikace:
   $ udělat
3. Spusťte test:
   $ sudo ./intel_fpga_pcie_link_test
   Test propojení Intel FPGA IP PCIe můžete spustit v ručním nebo automatickém režimu. Vybrat z:
   • V automatickém režimu aplikace automaticky vybere zařízení. Test vybere zařízení Intel PCIe s nejnižším BDF podle shody s ID dodavatele.
   Test také vybere nejnižší dostupný BAR.
   • V manuálním režimu se vás test zeptá na číslo sběrnice, zařízení a funkce a BAR.
   Pro Intel Stratix 10 DX nebo Intel Agilex Development Kit můžete určit
   BDF zadáním následujícího příkazu:
   $ lspci -d 1172:
   4. Zde jsou sample přepisy pro automatický a manuální režim:
   Automatický režim:

Manuální režim:

Související informace
PCIe Link Inspector Overview
Použijte PCIe Link Inspector k monitorování propojení na fyzické, datové a transakční vrstvě.
2.6.2. Spuštění SR-IOV Design Example

Zde jsou kroky k otestování návrhu SR-IOV example na hardwaru:

1. Spusťte test propojení Intel FPGA IP PCIe spuštěním sudo ./
   příkaz intel_fpga_pcie_link_test a poté vyberte možnost 1:
   Ručně vyberte zařízení.
2. Zadejte BDF fyzické funkce, pro kterou jsou přiděleny virtuální funkce.
3. Zadejte BAR „0“ pro přechod do testovacího menu.
4. Zadejte volbu 7, abyste povolili SR-IOV pro aktuální zařízení.
5. Zadejte počet virtuálních funkcí, které mají být povoleny pro aktuální zařízení.
   
6. Zadejte volbu 8, chcete-li provést test propojení pro každou povolenou virtuální funkci přidělenou fyzické funkci. Aplikace pro testování propojení provede 100 zápisů do paměti, každý s jedním dword dat a poté data přečte zpět pro kontrolu. Aplikace vytiskne počet virtuálních funkcí, které na konci testování neprošly testem propojení.
   7. V novém terminálu spusťte lspci –d 1172: | Příkaz grep -c “Altera” pro ověření výčtu PF a VF. Očekávaným výsledkem je součet počtu fyzických funkcí a počtu virtuálních funkcí.

P-tile Avalon Streaming IP pro PCI Express Design

Example Archiv uživatelských příruček

Verze Intel Quartus Prime	Uživatelská příručka
21.2	P-tile Avalon Streaming IP pro PCI Express Design Example Uživatelská příručka
20.3	P-tile Avalon Streaming IP pro PCI Express Design Example Uživatelská příručka
20.2	P-tile Avalon Streaming IP pro PCI Express Design Example Uživatelská příručka
20.1	P-tile Avalon Streaming IP pro PCI Express Design Example Uživatelská příručka
19.4	P-tile Avalon Streaming IP pro PCI Express Design Example Uživatelská příručka
19.1.1	P-tile Avalon Streaming IP pro PCI Express Design Example Uživatelská příručka

Intel Corporation. Všechna práva vyhrazena. Intel, logo Intel a další značky Intel jsou ochranné známky společnosti Intel Corporation nebo jejích dceřiných společností. Společnost Intel zaručuje výkon svých FPGA a polovodičových produktů podle aktuálních specifikací v souladu se standardní zárukou společnosti Intel, ale vyhrazuje si právo provádět změny jakýchkoli produktů a služeb kdykoli bez upozornění. Společnost Intel nepřebírá žádnou odpovědnost nebo závazky vyplývající z aplikace nebo použití jakýchkoli informací, produktů nebo služeb popsaných v tomto dokumentu, pokud to není výslovně písemně odsouhlaseno společností Intel. Zákazníkům společnosti Intel se doporučuje získat nejnovější verzi specifikací zařízení dříve, než se budou spoléhat na jakékoli zveřejněné informace a než zadají objednávky na produkty nebo služby. *Jiná jména a značky mohou být nárokovány jako vlastnictví jiných.
ISO
9001:2015
Registrovaný

Historie revizí dokumentu pro Intel P-Tile Avalon

Streamování Hard IP pro PCIe Design Přample Uživatelská příručka

Verze dokumentu	Verze Intel Quartus Prime	IP verze	Změny
2021.10.04	21.3	6.0.0	Změněny podporované konfigurace pro návrh SR-IOV example z Gen3 x16 EP a Gen4 x16 EP na Gen3 x8 EP a Gen4 x8 EP ve funkčním popisu pro návrh virtualizace single Root I/O (SR-IOV) Př.ample sekce. Do Generating the Design Ex byla přidána podpora vývojové sady Intel Stratix 10 DX P-tile Production FPGAample sekce.
2021.07.01	21.2	5.0.0	Odstraněny simulační průběhy pro PIO a SR-IOV design exampsoubory ze sekce Simulace návrhu Přample. Aktualizován příkaz pro zobrazení BDF v sekci Spuštění PIO Design Example.
2020.10.05	20.3	3.1.0	Odstraněna sekce Registry od návrhu Avalon Streaming examplesy nemají žádný kontrolní registr.
2020.07.10	20.2	3.0.0	Přidány simulační průběhy, popisy testovacích případů a popisy výsledků testů pro návrh napřamples. Do Simulating the Design Ex přidány simulační instrukce pro simulátor ModelSimample sekce.
2020.05.07	20.1	2.0.0	Aktualizován název dokumentu na Intel FPGA P-Tile Avalon streaming IP pro PCI Express Design Example Uživatelská příručka, abyste splnili nové právní pokyny pro pojmenování. Aktualizován příkaz simulace interaktivního režimu VCS.
2019.12.16	19.4	1.1.0	Přidán design SR-IOV examppopis.
2019.11.13	19.3	1.0.0	Přidány Gen4 x8 Endpoint a Gen3 x8 Endpoint do seznamu podporovaných konfigurací.
2019.05.03	19.1.1	1.0.0	Počáteční vydání.

Intel Corporation. Všechna práva vyhrazena. Intel, logo Intel a další značky Intel jsou ochranné známky společnosti Intel Corporation nebo jejích dceřiných společností. Společnost Intel zaručuje výkon svých FPGA a polovodičových produktů podle aktuálních specifikací v souladu se standardní zárukou společnosti Intel, ale vyhrazuje si právo provádět změny jakýchkoli produktů a služeb kdykoli bez upozornění. Společnost Intel nepřebírá žádnou odpovědnost nebo závazky vyplývající z aplikace nebo použití jakýchkoli informací, produktů nebo služeb popsaných v tomto dokumentu, pokud to není výslovně písemně odsouhlaseno společností Intel. Zákazníkům společnosti Intel se doporučuje získat nejnovější verzi specifikací zařízení dříve, než se budou spoléhat na jakékoli zveřejněné informace a než zadají objednávky na produkty nebo služby. *Jiná jména a značky mohou být nárokovány jako vlastnictví jiných.
ISO
9001:2015
Registrovaný

Online verze
Odeslat zpětnou vazbu
ID: 683038
UG-20234
Verze: 2021.10.04

Dokumenty / zdroje

intel FPGA P-Tile Avalon Streaming IP pro PCI Express Design Přample [pdfUživatelská příručka FPGA P-Tile, Avalon Streaming IP pro PCI Express Design Přample, FPGA P-Tile Avalon Streaming IP pro PCI Express Design Přample, FPGA P-Tile Avalon Streaming IP

Reference

• Uživatelská příručka