Poznámky k vydání intel Interlaken FPGA IP 2nd Gen
Poznámky k vydání Interlaken (2. generace) Intel® FPGA IP
Pokud pro konkrétní verzi jádra IP není k dispozici poznámka k vydání, jádro IP nemá v této verzi žádné změny. Informace o vydání aktualizací IP až do v18.1 naleznete v poznámkách k vydání aktualizace Intel Quartus Prime Design Suite. Verze Intel® FPGA IP odpovídají verzím softwaru Intel Quartus® Prime Design Suite až do verze 19.1. Počínaje softwarem Intel Quartus Prime Design Suite verze 19.2 má Intel FPGA IP nové schéma verzování. Číslo verze Intel FPGA IP (XYZ) se může měnit s každou verzí softwaru Intel Quartus Prime. Změna v:
- X označuje zásadní revizi IP. Pokud aktualizujete software Intel Quartus Prime, musíte obnovit IP.
- Y znamená, že IP obsahuje nové funkce. Obnovte svou IP adresu tak, aby zahrnovala tyto nové funkce.
- Z znamená, že IP obsahuje drobné změny. Obnovte svou IP adresu tak, aby zahrnovala tyto změny.
- Poznámky k vydání aktualizace Intel Quartus Prime Design Suite
- Interlaken (2. generace) Intel FPGA IP Uživatelská příručka
- Errata pro Interlaken (2. generace) Intel FPGA IP ve znalostní bázi
- Interlaken (2. generace) Intel Stratix 10 FPGA IP Design Example Uživatelská příručka
- Interlaken (2. generace) Intel Agilex FPGA IP Design Example Uživatelská příručka
- Úvod do Intel FPGA IP Cores
Interlaken (2. generace) Intel FPGA IP v20.0.0
Tabulka 1. v20.0.0 2020.10.05
| Verze Intel Quartus Prime | Popis | Dopad |
|
20.3 |
Přidána podpora pro přenosovou rychlost 25.78125 Gbps. | — |
| Upravena podpora datových rychlostí z 25.3 Gbps na 25.28 Gbps a 25.8 Gbps na 25.78125 Gbps. |
— |
Intel Corporation. Všechna práva vyhrazena. Intel, logo Intel a další značky Intel jsou ochranné známky společnosti Intel Corporation nebo jejích dceřiných společností. Společnost Intel zaručuje výkon svých FPGA a polovodičových produktů podle aktuálních specifikací v souladu se standardní zárukou společnosti Intel, ale vyhrazuje si právo provádět změny jakýchkoli produktů a služeb kdykoli bez upozornění. Společnost Intel nepřebírá žádnou odpovědnost nebo závazky vyplývající z aplikace nebo použití jakýchkoli informací, produktů nebo služeb zde popsaných, s výjimkou případů, kdy je společnost Intel výslovně písemně odsouhlasena. Zákazníkům společnosti Intel se doporučuje získat nejnovější verzi specifikací zařízení předtím, než se budou spoléhat na jakékoli zveřejněné informace a než zadají objednávky na produkty nebo služby.
Jiná jména a značky mohou být nárokovány jako vlastnictví jiných.
Interlaken (2. generace) Intel FPGA IP v19.3.0
Tabulka 2. v19.3.0 2020.06.22
| Verze Intel Quartus Prime | Popis | Dopad |
|
19.3.0 |
IP nyní podporuje funkci Interlaken Look-aside. | — |
| Přidáno nové Povolte režim Interlaken Look-aside parametr v editoru parametrů IP. | IP můžete nakonfigurovat v režimu Interlaken Look-aside. | |
| Výběr režimu přenosu parametr je odstraněn z aktuální verze softwaru Intel Quartus Prime. |
— |
|
| Přidána podpora rychlosti přenosu dat 12.5 Gb/s pro počet pruhů 10 ve variantách jádra IP H-tile a E-tile (režim NRZ). |
— |
|
| Z IP byly odstraněny následující signály:
• rx_pma_data • tx_pma_data • itx_hungry • itx_hungry |
— |
|
| Přidány následující nové signály:
• sop_cntr_inc1 • eop_cntr_inc1 • rx_xcoder_uncor_feccw • itx_ch0_xon • irx_ch0_xon • itx_ch1_xon • irx_ch1_xon • itx_valid • irx_valid • itx_idle • irx_idle • itx_ctrl • itx_credit • irx_credit |
— |
|
| Z mapy registru byly odstraněny následující dva offsety:
• 16'h40- TX_READY_XCVR • 16'h41- RX_READY_XCVR |
— |
|
| Hardwarové testování designu exampSoubor je nyní dostupný pro zařízení Intel Agilex™. | Design si můžete vyzkoušet napřample na Intel Agilex F-series Transceiver-SoC Development Kit. | |
| Můžete změnit rychlost přenosu dat a referenční taktovací frekvenci transceiveru na mírně odlišné hodnoty pro vaši instanci IP Interlaken (2. generace), která cílí na zařízení Intel Stratix® 10 H-tile nebo Etile. Informace o tom, jak změnit rychlost přenosu dat, naleznete v této databázi KDB. |
Rychlost přenosu dat můžete přizpůsobit v závislosti na dlaždicích. |
Interlaken (2. generace) Intel FPGA IP v19.2.1
Tabulka 3. v19.2.1 2019.09.27
| Verze Intel Quartus Prime | Popis | Dopad |
|
19.3 |
Veřejná verze pro zařízení Intel Agilex s transceivery E-tile. | — |
| Přejmenován Interlaken (2. generace) Intel Stratix 10 FPGA IP na Interlaken (2. generace) Intel FPGA IP |
— |
Interlaken (2. generace) Intel Stratix 10 FPGA IP v18.1 Update 1
Tabulka 4. Verze 18.1 Aktualizace 1 2019.03.15
| Popis | Dopad |
| Přidána podpora vícesegmentového režimu. | — |
| Přidáno Počet segmentů parametr. | — |
| • Přidána podpora pro kombinace jízdních pruhů a datové rychlosti takto:
— Pro zařízení Intel Stratix 10 L-tile: • 4 pruhy s rychlostmi pruhů 12.5/25.3/25.8 Gb/s • 8 pruhů s rychlostmi pruhů 12.5 Gb/s — Pro zařízení Intel Stratix 10 H-tile: • 4 pruhy s rychlostmi pruhů 12.5/25.3/25.8 Gb/s • 8 pruhy s rychlostmi pruhů 12.5/25.3/25.8 Gb/s • 10 pruhů s rychlostmi pruhů 25.3/25.8 Gb/s — Pro zařízení Intel Stratix 10 E-tile (NRZ): • 4 pruhy s rychlostmi pruhů 6.25/12.5/25.3/25.8 Gb/s • 8 pruhy s rychlostmi pruhů 12.5/25.3/25.8 Gb/s • 10 pruhů s rychlostmi pruhů 25.3/25.8 Gb/s • 12 pruhů s rychlostí pruhů 10.3125 Gb/s |
— |
| • Přidány následující nové signály uživatelského rozhraní pro přenos:
— itx_eob1 — itx_eopbits1 — itx_chan1 |
— |
| • Přidány následující nové signály uživatelského rozhraní přijímače:
— irx_eob1 — irx_eopbits1 — irx_chan1 — irx_err1 — irx_err |
— |
Interlaken (2. generace) Intel Stratix 10 FPGA IP v18.1
Tabulka 5. Verze 18.1 2018.09.10
| Popis | Dopad | Poznámky |
| Přejmenoval dlaždici dokumentu jako Interlaken (2. generace) Intel Stratix 10 FPGA IP Uživatelská příručka |
— |
— |
| Přidán simulační model VHDL a podpora testbench pro jádro IP Interlaken (2. generace). |
— |
— |
| Do jádra IP byly přidány následující nové registry: | ||
| • TX_READY_XCVR | ||
| • RX_READY_XCVR
• ILKN_FEC_XCODER_TX_ILLEGAL_ STATE |
— | Tyto registry jsou dostupné pouze ve variantách zařízení Intel Stratix 10 E-Tile. |
| • ILKN_FEC_XCODER_RX_ILLEGAL_ STATE |
Interlaken (2. generace) Intel FPGA IP v18.0.1
Tabulka 6. Verze 18.0.1 červenec 2018
| Popis | Dopad | Poznámky |
| Přidána podpora pro zařízení Intel Stratix 10 s transceivery E-Tile. |
— |
— |
| Přidána podpora rychlosti přenosu dat 53.125 Gb/s pro zařízení Intel Stratix 10 E-Tile v režimu PAM4. |
— |
— |
| Přidán hodinový signál mac_clkin pro zařízení Intel Stratix 10 E-Tile v režimu PAM4 |
— |
— |
Interlaken (2. generace) Intel FPGA IP v18.0
Tabulka 7. Verze 18.0 květen 2018
| Popis | Dopad | Poznámky |
| Přejmenováno jádro Interlaken IP (2. generace) na Interlaken (2. generace) Intel FPGA IP podle rebrandingu společnosti Intel. |
— |
— |
| Přidána podpora rychlosti přenosu dat 25.8 Gb/s pro počet pruhů 6 a 12. |
— |
— |
| Přidána podpora pro simulátor Cadence Xcelium* Parallel. |
— |
— |
Interlaken IP Core (2. generace) v17.1
Tabulka 8. Verze 17.1 listopad 2017
| Popis | Dopad | Poznámky |
| První vydání v knihovně Intel FPGA IP Library. | — | — |
Související informace
Uživatelská příručka Interlaken IP Core (2. generace).
Interlaken (2nd Generation) Intel FPGA IP User Guide Archives
| Verze Quartus | Základní verze IP | Uživatelská příručka |
| 20.2 | 19.3.0 | Interlaken (2. generace) FPGA IP Uživatelská příručka |
| 19.3 | 19.2.1 | Interlaken (2. generace) FPGA IP Uživatelská příručka |
| 19.2 | 19.2 | Interlaken (2. generace) FPGA IP Uživatelská příručka |
| 18.1.1 | 18.1.1 | Interlaken (2. generace) Intel Stratix 10 FPGA IP Uživatelská příručka |
| 18.1 | 18.1 | Interlaken (2. generace) Intel Stratix 10 FPGA IP Uživatelská příručka |
| 18.0.1 | 18.0.1 | Interlaken (2. generace) FPGA IP Uživatelská příručka |
| 18.0 | 18.0 | Interlaken (2. generace) Intel FPGA IP Uživatelská příručka |
| 17.1 | 17.1 | Uživatelská příručka Interlaken IP Core (2. generace). |
Verze IP jsou stejné jako verze softwaru Intel Quartus Prime Design Suite až do v19.1. Od verze softwaru Intel Quartus Prime Design Suite 19.2 nebo novější mají jádra IP nové schéma verzování IP. Pokud není uvedena verze jádra IP, platí uživatelská příručka pro předchozí verzi jádra IP.
Dokumenty / zdroje
 |
Poznámky k vydání intel Interlaken FPGA IP 2nd Gen [pdfPokyny Interlaken 2nd Gen FPGA IP Release Notes, Interlaken 2nd Gen, FPGA IP Release Notes |
