intel F-Tile Interlaken FPGA IPDesign Example Uživatelská příručka

Obsah skrýt

1 intel F-Tile Interlaken FPGA IPDesign Example Uživatelská příručka

2 1. Stručná úvodní příručka

3 2. Návrh Přample Popis

4 3. F-Tile Interlaken Intel FPGA IP Design Přample Archiv uživatelských příruček

5 4. Historie revizí dokumentu pro F-Tile Interlaken Intel FPGA IP Design Přample Uživatelská příručka

6 Dokumenty / zdroje

6.1 Reference

7 Související příspěvky

intel F-Tile Interlaken FPGA IPDesign Example Uživatelská příručka

Aktualizováno pro Intel® Quartus® Prime Design Suite: 21.4
IP verze: 3.1.0

1. Stručná úvodní příručka

Jádro F-Tile Interlaken Intel® FPGA IP poskytuje simulační testbench a hardwarový design example, který podporuje kompilaci a testování hardwaru. Když vygenerujete návrh napřample, editor parametrů automaticky vytvoří fileje nezbytné k simulaci, kompilaci a testování návrhu.

Testbench a design example podporuje režimy NRZ a PAM4 pro zařízení F-tile.
Jádro F-Tile Interlaken Intel FPGA IP vytváří design examppro následující podporované kombinace počtu jízdních pruhů a datových rychlostí.

Tabulka 1. Kombinace počtu pruhů a rychlosti přenosu dat podporované protokolem IP
V softwaru Intel Quartus® Prime Pro Edition verze 21.4 jsou podporovány následující kombinace. Všechno
další kombinace budou podporovány v budoucí verzi Intel Quartus Prime Pro Edition.

Obrázek 1. Vývojové kroky pro návrh Přample

(1) Tato varianta podporuje Interlaken Look-aside Mode.
(2) Pro návrh konfigurace s 10 pruhy vyžaduje dlaždice F 12 pruhů TX PMA, aby se umožnilo spojené taktování transceiveru pro minimalizaci zešikmení kanálu.

*Jiná jména a značky mohou být nárokovány jako vlastnictví jiných.

F-Tile Interlaken Intel FPGA IP jádrový design example podporuje následující funkce:

Interní režim sériové smyčky TX to RX

Automaticky generuje pakety pevné velikosti
Základní možnosti kontroly paketů

Možnost použít System Console k resetování návrhu pro účely opětovného testování

Obrázek 2. Blokový diagram vysoké úrovně

Související informace

Uživatelská příručka F-Tile Interlaken Intel FPGA IP
Poznámky k vydání F-Tile Interlaken Intel FPGA IP

1.1. Hardwarové a softwarové požadavky
Chcete-li otestovat example design, použijte následující hardware a software:

Software Intel Quartus Prime Pro Edition verze 21.4

Systémová konzola je k dispozici se softwarem Intel Quartus Prime Pro Edition
Podporovaný simulátor:
— Synopsys* VCS*
— Synopsys VCS MX
— Siemens* EDA ModelSim* SE nebo Questa*
— Cadence* Xcelium*

Vývojová sada Intel Agilex™ I-Series Transceiver-SoC

1.2. Generování návrhu
Obrázek 3. Postup

Chcete-li vytvořit návrh, postupujte podle těchto krokůample a testbench:

V softwaru Intel Quartus Prime Pro Edition klepněte na File ➤ New Project Wizard pro vytvoření nového projektu Intel Quartus Prime nebo klepněte na File ➤ Otevřete projekt a otevřete existující projekt Intel Quartus Prime. Průvodce vás vyzve k zadání zařízení.
Zadejte rodinu zařízení Agilex a vyberte zařízení s F-Tile pro svůj návrh.

V katalogu IP vyhledejte a poklepejte na F-Tile Interlaken Intel FPGA IP. Zobrazí se okno Nová varianta IP.
Zadejte název nejvyšší úrovně pro vaši vlastní variaci IP. Editor parametrů uloží nastavení variace IP do a file jmenoval .ip.
Klepněte na tlačítko OK. Zobrazí se editor parametrů.

Obrázek 4. Přample Design Tab

6. Na kartě IP zadejte parametry pro variaci jádra IP.
7. Na ExampNa kartě Návrh vyberte možnost Simulace a vygenerujte testovací plochu. Chcete-li vygenerovat návrh hardwaru, vyberte možnost Synthesisample. Chcete-li vytvořit návrh, musíte vybrat alespoň jednu z možností Simulace a Syntézaample.
8. Pro generovaný formát HDL je k dispozici možnost Verilog i VHDL.
9. Pro Target Development Kit vyberte Agilex I-Series Transceiver-SOC Development Kit.

Poznámka: Když vyberete možnost Development Kit, přiřazení pinů se nastaví podle čísla dílu zařízení Intel Agilex I-Series Transceiver-SoC Development Kit (AGIB027R31B1E2VR0) a může se lišit od vámi vybraného zařízení. Pokud máte v úmyslu otestovat návrh na hardwaru na jiné desce plošných spojů, vyberte možnost Bez vývojové sady a proveďte příslušná přiřazení pinů v souboru .qsf file
10. Klepněte na Generate Example Design. Výběrový příkladample Zobrazí se okno Design Directory.
11. Pokud chcete upravit design napřampcesta nebo název adresáře souboru ze zobrazených výchozích hodnot (ilk_f_0_example_design), přejděte na novou cestu a zadejte nový design example název adresáře.
12. Klepněte na tlačítko OK.

Poznámka: V provedení F-Tile Interlaken Intel FPGA IP exampSystém PLL se automaticky vytvoří a připojí k jádru F-Tile Interlaken Intel FPGA IP. Cesta k hierarchii SystemPLL v návrhu example je:

example_design.test_env_inst.test_dut.dut.pll

SystemPLL v provedení example sdílí stejné referenční hodiny 156.26 MHz jako transceiver.

1.3. Struktura adresáře
Jádro F-Tile Interlaken Intel FPGA IP generuje následující files pro design
exampten:
Obrázek 5. Struktura adresáře

Tabulka 2. Konstrukce hardwaru Přample File Popisy
Tyto files jsou vample_installation_dir>/ilk_f_0_exampadresář le_design.

Tabulka 3. Testbench File Popis
Tento file je vample_installation_dir>/ilk_f_0_example_design/example_design/rtl adresář.

Tabulka 4. Skripty Testbench
Tyto files jsou vample_installation_dir>/ilk_f_0_example_design/exampadresář le_design/testbench.

1.4. Simulace návrhu Přample Testbench
Obrázek 6. Postup

Chcete-li simulovat testovací lavici, postupujte takto:

Na příkazovém řádku přejděte do adresáře simulace testbench. Cesta k adresáři jeample_installation_dir>/example_design/testbench.
Spusťte simulační skript pro podporovaný simulátor podle vašeho výběru. Skript zkompiluje a spustí testbench v simulátoru. Váš skript by měl po dokončení simulace zkontrolovat, zda se počty SOP a EOP shodují.

Tabulka 5. Kroky ke spuštění simulace

3. Analyzujte výsledky. Úspěšná simulace odesílá a přijímá pakety a zobrazuje „Test PASSED“.
Testbench pro design example dokončí následující úkoly:

Instantuje jádro F-Tile Interlaken Intel FPGA IP.
Vytiskne stav PHY.
Kontroluje synchronizaci metarámců (SYNC_LOCK) a hranice slov (bloků).
(WORD_LOCK).

Čeká na uzamčení a vyrovnání jednotlivých jízdních pruhů.
Zahájí přenos paketů.
Kontroluje statistiku paketů:
— Chyby CRC24
— SOP
— EOPs

Následující sampVýstup le ilustruje úspěšný běh simulačního testu:

Poznámka: Design Interlaken example simulation testbench odešle 100 paketů a přijme 100 paketů.

Následující sampVýstup souboru ilustruje úspěšný simulační test pro režim Interlaken Look-aside:

1.5. Kompilace a konfigurace návrhu hardwaru Přample

Ujistěte se, že exampgenerace designu je dokončena.
V softwaru Intel Quartus Prime Pro Edition otevřete projekt Intel Quartus Primeample_installation_dir>/example_design.qpf>.

Na Zpracování menu, klikněte Spusťte kompilaci.
Po úspěšné kompilaci byl vytvořen soubor .sof file je k dispozici ve vámi zadaném adresáři.
Při programování hardwaru postupujte podle následujících krokůample design na zařízení Intel Agilex s F-tile:
A. Připojte Development Kit k hostitelskému počítači.
b. Spusťte aplikaci Clock Control, která je součástí vývojové sady. Nastavte nové frekvence pro design napřample takto:
• Pro režim NRZ:
— Si5391 (U18), OUT0: Nastavte na hodnotu pll_ref_clk(3) podle vašeho návrhu.
• Pro režim PAM:
— Si5391 (U45), OUT1: Nastavte na hodnotu pll_ref_clk(3) podle vašeho návrhu.
— Si5391 (U19), OUT1: Nastavte na hodnotu mac_pll_ref_clk(3) podle vašeho návrhu. C. Klikněte Nástroje ➤ Programátor ➤ Nastavení hardwaru.
d. Vyberte programovací zařízení. Přidejte vývojovou sadu Intel Agilex I-Series Transceiver-SoC.
E. Ujisti se že Režim je nastaveno na JTAG.
F. Vyberte zařízení Intel Agilex I-Series a klikněte Přidat zařízení. Programátor zobrazí schéma propojení mezi zařízeními na vaší desce.
G. Zaškrtněte políčko pro .sof.
h. Zaškrtněte políčko v Program/Konfigurace sloupec.
i. Klikněte Start.

1.6. Testování návrhu hardwaru Přample
Poté, co zkompilujete F-tile Interlaken Intel FPGA IP design exampPokud chcete nakonfigurovat své zařízení, můžete pomocí System Console naprogramovat jádro IP a jeho registry.

Postupujte podle těchto kroků, abyste vyvolali systémovou konzolu a otestovali návrh hardwaru, napřampten:

Žádné chyby pro CRC32, CRC24 a checker.
Odeslané SOP a EOP by se měly shodovat s přijatými SOP a EOP.

Následující sampVýstup souboru ilustruje úspěšný testovací běh v režimu Interlaken:

Následující sampVýstup souboru ilustruje úspěšný testovací běh v režimu Interlaken Lookaside:

2. Návrh Přample Popis

Design example demonstruje funkce jádra Interlaken IP.

2.1. Návrh Přample Components
Bývalýample design spojuje systémové a PLL referenční hodiny a požadované konstrukční komponenty. Bývalýample design konfiguruje jádro IP v režimu vnitřní smyčky a generuje pakety na uživatelském rozhraní přenosu dat jádra IP TX. Jádro IP posílá tyto pakety po interní zpětné smyčce přes transceiver.

Poté, co přijímač jádra IP přijme pakety na cestě zpětné smyčky, zpracuje pakety Interlaken a odešle je na rozhraní pro přenos uživatelských dat RX. Bývalýample design kontroluje, zda se přijaté a vysílané pakety shodují.

F-Tile Interlaken Intel FPGA IP design example obsahuje následující komponenty:

F-Tile Interlaken Intel FPGA IP jádro

Generátor paketů a kontrola paketů
Referenční hodiny F-Tile a systémové PLL hodiny Intel FPGA IP jádro

2.2. Návrh Přample Flow
Hardwarový design F-Tile Interlaken Intel FPGA IP example dokončí následující kroky:

Resetujte F-tile Interlaken Intel FPGA IP a F-Tile.
Uvolněte reset na Interlaken IP (reset systému) a F-tile TX (tile_tx_rst_n).
Konfiguruje F-tile Interlaken Intel FPGA IP v režimu vnitřní smyčky.

Uvolněte reset F-tile RX (tile_rx_rst_n).
Odešle proud paketů Interlaken s předdefinovanými daty v užitečné zátěži do rozhraní přenosu uživatelských dat TX jádra IP.
Kontroluje přijaté pakety a hlásí stav. Kontrola paketů obsažená v návrhu hardwaru example poskytuje následující základní možnosti kontroly paketů:
• Zkontrolujte, zda je sekvence přenášených paketů správná.
• Kontroluje, zda se přijatá data shodují s očekávanými hodnotami tím, že zajistí, aby byly počty začátku paketu (SOP) a konce paketu (EOP) v souladu během přenosu a příjmu dat.

*Jiná jména a značky mohou být nárokovány jako vlastnictví jiných.

2.3. Signály rozhraní
Tabulka 6. Návrh Přample Signály rozhraní

2.4. Registrovat mapu

Poznámka:

Design PřampAdresa registru začíná 0x20**, zatímco adresa základního registru Interlaken IP začíná 0x10**.

Adresa registru F-dlaždice PHY začíná 0x30**, zatímco adresa registru FEC dlaždice F začíná 0x40**. Registr FEC je dostupný pouze v režimu PAM4.
Přístupový kód: RO – pouze pro čtení a RW – pro čtení/zápis.
Systémová konzola čte design example registruje a hlásí stav testu na obrazovce.

Tabulka 7. Návrh Přample Registrovat mapu

Tabulka 8. Návrh Přample Registrovat mapu pro Interlaken Look-aside Design Example
Tuto mapu registru použijte při generování návrhu napřample se zapnutým parametrem Enable Interlaken Look-aside Mode.

2.5. Resetovat
V jádru F-Tile Interlaken Intel FPGA IP zahájíte reset (reset_n=0) a podržíte jej, dokud jádro IP nevrátí potvrzení resetu (reset_ack_n=0). Po odstranění resetu (reset_n=1) se potvrzení resetu vrátí do původního stavu (reset_ack_n=1). V provedení example, registr rst_ack_sticky uchovává potvrzení o potvrzení resetu a poté spustí odstranění resetu (reset_n=1). Můžete použít alternativní metody, které vyhovují vašim potřebám návrhu.

Důležité: V každém scénáři, kde je vyžadována interní sériová smyčka, musíte uvolnit TX a RX dlaždice F odděleně v určitém pořadí. Další informace naleznete ve skriptu systémové konzoly.

Obrázek 7. Resetovací sekvence v režimu NRZ

Obrázek 8. Resetování sekvence v režimu PAM4

3. F-Tile Interlaken Intel FPGA IP Design Přample Archiv uživatelských příruček

Pokud není uvedena verze jádra IP, platí uživatelská příručka pro předchozí verzi jádra IP.

4. Historie revizí dokumentu pro F-Tile Interlaken Intel FPGA IP Design Přample Uživatelská příručka

Intel Corporation. Všechna práva vyhrazena. Intel, logo Intel a další značky Intel jsou ochranné známky společnosti Intel Corporation nebo jejích dceřiných společností. Společnost Intel zaručuje současný výkon svých FPGA a polovodičových produktů
specifikace v souladu se standardní zárukou společnosti Intel, ale vyhrazuje si právo provádět změny jakýchkoli produktů a služeb kdykoli bez upozornění. Společnost Intel nepřebírá žádnou odpovědnost nebo závazky vyplývající z aplikace nebo použití jakýchkoli informací, produktů nebo služeb popsaných v tomto dokumentu, pokud to není výslovně písemně odsouhlaseno společností Intel. Zákazníkům společnosti Intel se doporučuje získat nejnovější verzi specifikací zařízení dříve, než se budou spoléhat na jakékoli zveřejněné informace a než zadají objednávky na produkty nebo služby.

Přečtěte si více o této příručce a stáhněte si PDF: