Nízká latence E-Tile 40G Ethernet Intel FPGA IP Design Example

Rychlý průvodce

Nízká latence E-Tile 40G Ethernet Intel® FPGA IP jádro poskytuje simulační testbench a hardwarový design example, který podporuje kompilaci a testování hardwaru. Když vygenerujete návrh napřampEditor parametrů Intel Quartus® Prime IP automaticky vytvoří fileJe to nezbytné k simulaci, kompilaci a testování návrhu v hardwaru. Kromě toho si můžete stáhnout zkompilovaný návrh hardwaru do vývojového kitu pro konkrétní zařízení Intel pro mezioperační testování. Intel FPGA IP také obsahuje exampprojekt, který můžete použít k rychlému odhadu základní oblasti a načasování IP. Nízká latence E-Tile 40G Ethernet Intel FPGA IP podporuje design example generace s širokou škálou parametrů. Nicméně design exampsoubory nepokrývají všechny možné parametrizace procesoru Intel FPGA IP Core s nízkou latencí E-Tile 40G Ethernet.

Vývojové kroky pro design Přample

Související informace

• Nízká latence E-Tile 40G Ethernet Intel FPGA IP Uživatelská příručka
  Podrobné informace o E-Tile 40G Ethernet IP s nízkou latencí.
• Poznámky k vydání E-Tile 40G Ethernet Intel FPGA IP s nízkou latencí
  Poznámky k verzi IP obsahují seznam změn IP v konkrétní verzi.

Generování návrhu Přample

Postup

Intel Corporation. Všechna práva vyhrazena. Intel, logo Intel a další značky Intel jsou ochranné známky společnosti Intel Corporation nebo jejích dceřiných společností. Společnost Intel zaručuje výkon svých FPGA a polovodičových produktů podle aktuálních specifikací v souladu se standardní zárukou společnosti Intel, ale vyhrazuje si právo provádět změny jakýchkoli produktů a služeb kdykoli bez upozornění. Společnost Intel nepřebírá žádnou odpovědnost nebo závazky vyplývající z aplikace nebo použití jakýchkoli informací, produktů nebo služeb zde popsaných, s výjimkou případů, kdy je společnost Intel výslovně písemně odsouhlasena. Zákazníkům společnosti Intel se doporučuje získat nejnovější verzi specifikací zařízení dříve, než se budou spoléhat na jakékoli zveřejněné informace a než zadají objednávky na produkty nebo služby. Jiná jména a značky mohou být nárokovány jako vlastnictví jiných.

Example Karta Design v editoru parametrů E-Tile 40G Ethernet s nízkou latencí
Vyberte Stratix 10 TX E-Tile Integrity Signal Integrity Development Kit pro vytvoření návrhu example pro zařízení Intel Stratix® 10. Vyberte Agilex F-series Transceiver-SoC Development Kit pro vytvoření návrhu example pro zařízení Intel Agilex™.

Chcete-li vytvořit návrh hardwaru, postupujte podle těchto krokůample a testbench:

1. V softwaru Intel Quartus Prime Pro Edition klepněte na File ➤ Průvodce novým projektem
   vytvořit nový projekt Intel Quartus Prime, popř File ➤ Otevřete projekt a otevřete stávající softwarový projekt Intel Quartus Prime. Průvodce vás vyzve k zadání rodiny zařízení a zařízení.
   Poznámka: Design example přepíše výběr zařízením na cílové desce. Cílovou desku určíte z nabídky designu napřample možnosti v Example Karta Návrh (krok 8).
2. V katalogu IP vyhledejte a vyberte E-Tile s nízkou latencí 40G Ethernet Intel FPGA IP. Zobrazí se okno Nová varianta IP.
3. Zadejte název nejvyšší úrovně pro vlastní variantu IP. Editor parametrů IP Intel Quartus Prime ukládá nastavení variace IP do a file jmenoval .ip.
4. Klepněte na tlačítko OK. Zobrazí se editor parametrů IP.
5. Na kartě IP zadejte parametry pro variaci jádra IP.
   Poznámka: Nízká latence E-Tile 40G Ethernet Intel FPGA IP design example nesimuluje správně a nefunguje správně, pokud zadáte některý z následujících parametrů:
   1. Povolit předávání preambule je zapnuto
   2. Latence připravenosti nastavena na hodnotu 3
   3. Povolit vkládání TX CRC je vypnuto
6. Na Example Záložka Návrh pod Přample Design Files, povolte možnost Simulace pro vygenerování testovací plochy a vyberte možnost Syntéza pro vygenerování pouze kompilace a návrhu hardwaru examples.
   Poznámka: Na Example Karta Design, pod Generated HDL Format, je k dispozici pouze Verilog HDL. Toto jádro IP nepodporuje VHDL.
7. Pod Target Development Kit vyberte Stratix 10 TX E-Tile Transceiver Signal Integrity Development Kit nebo Agilex F-series Transceiver-SoC Development Kit.
   Poznámka: Vývojová sada, kterou vyberete, přepíše výběr zařízení v kroku
   1. Cílové zařízení Intel Stratix 10 E-tile je 1SG280LU3F50E3VGS1.
   2. Cílové zařízení Intel Agilex E-tile je AGFB014R24A2E2VR0.
8. Klepněte na tlačítko Generate Example Design tlačítko. Výběrový příkladample Zobrazí se okno Design Directory.
9. Pokud chcete upravit design napřampcesta k adresáři nebo název souboru ze zobrazených výchozích hodnot (alt_e40c3_0_example_design), přejděte na novou cestu a zadejte nový design exampnázev adresáře (ample_dir>).
10. Klepněte na tlačítko OK.

Související informace

• Základní parametry IP
  Poskytuje další informace o přizpůsobení jádra IP.
• Sada pro vývoj integrity signálu Intel Stratix 10 E-Tile TX
• Vývojová sada Intel Agilex F-Series FPGA

Design Přample Parametry

Parametry v Přample Design Tab

Parametr	Popis
Vyberte Návrh	K dispozici napřample designy pro nastavení parametrů IP. Když vyberete návrh z knihovny Preset, toto pole zobrazí vybraný návrh.
Example Design Files	The files generovat pro různé vývojové fáze. •    Simulace-vytváří potřebné files pro simulaci exampdesign. •    Syntéza-vytváří syntézu files. Použijte tyto files pro sestavení návrhu v softwaru Intel Quartus Prime Pro Edition pro testování hardwaru a provedení statické analýzy časování.
Generovat File Formát	Formát RTL files pro simulaci – Verilog nebo VHDL.
Vyberte desku	Podporovaný hardware pro implementaci návrhu. Když vyberete vývojovou desku Intel, Cílové zařízení je ten, který odpovídá zařízení na Development Kit. Pokud tato nabídka není k dispozici, není pro vámi vybrané možnosti podporována žádná deska. Vývojová sada transceiver-SoC Agilex řady F: Tato možnost umožňuje otestovat návrh napřample na vybraném vývojovém kitu Intel FPGA IP. Tato možnost automaticky vybere Cílové zařízení z AGFB014R24A2E2VR0. Pokud má vaše revize desky jiný stupeň zařízení, můžete změnit cílové zařízení.
pokračování…

Parametr	Popis
	Sada pro vývoj integrity signálu transceiveru Stratix 10 TX E-Tile: Tato možnost umožňuje otestovat návrh napřample na vybraném vývojovém kitu Intel FPGA IP. Tato možnost automaticky vybere Cílové zařízení z 1ST280EY2F55E2VG. Pokud má vaše revize desky jiný stupeň zařízení, můžete změnit cílové zařízení. Žádný: Tato možnost vylučuje hardwarové aspekty návrhu, napřample.

Struktura adresáře
Konstrukce jádra E-Tile 40G Ethernet s nízkou latencí example file adresáře obsahují následující vygenerované files pro design napřample.

Adresářová struktura pro generovaný návrh Přample

• Simulace files (testbench pouze pro simulaci) jsou umístěny vample_dir>/example_testbench.
• Pouze kompilace example design se nachází vample_dir>/ compilation_test_design.
• Konfigurace a test hardwaru files (design hardwaru napřample) se nacházejí vample_dir>/hardware_test_design

Adresář a File Popisy

File Jména	Popis
eth_ex_40g.qpf	Projekt Intel Quartus Prime file.
eth_ex_40g.qsf	Nastavení projektu Intel Quartus Prime file.
pokračování…

File Jména	Popis
eth_ex_40g.sdc	Synopsys* Omezení návrhu file. Toto můžete zkopírovat a upravit file pro váš vlastní design E-Tile 40G Ethernet Intel FPGA IP s nízkou latencí.
eth_ex_40g.srf	Pravidlo potlačení zpráv projektu Intel Quartus Prime file.
eth_ex_40g.v	Špičkový design Verilog HDL example file.
eth_ex_40g_clock.sdc	Omezení návrhu Synopsys file pro hodiny.
společný/	Návrh hardwaru napřamppodporu files.
hwtest/main.tcl	Hlavní file pro přístup k systémové konzoli.

Simulace návrhu Přample Testbench
Návrh můžete zkompilovat a simulovat spuštěním simulačního skriptu z příkazového řádku.

1. Na příkazovém řádku změňte pracovní adresář naample_dir>/example_testbench.
2. Spusťte simulační skript pro podporovaný simulátor podle vašeho výběru. Skript zkompiluje a spustí testbench v simulátoru

Pokyny k simulaci Testbench

Simulátor	Instrukce
ModelSim*	Do příkazového řádku zadejte vsim -do run_vsim.do. Pokud dáváte přednost simulaci bez vyvolání GUI ModelSim, zadejte vsim -c -do run_vsim.do. Poznámka: Simulátory ModelSim-AE a ModelSim-ASE nemohou simulovat toto jádro IP. Musíte použít jiný podporovaný simulátor ModelSim, jako je ModelSim SE.
VCS*	Do příkazového řádku zadejte sh run_vcs.sh
VCS MX	Do příkazového řádku zadejte sh run_vcsmx.sh. Tento skript použijte, když návrh obsahuje Verilog HDL a System Verilog s VHDL.
NCSim	Do příkazového řádku zadejte sh run_ncsim.sh
Xcelium*	Do příkazového řádku napište sh run_xcelium.sh

Úspěšná simulace končí s následující zprávou: Simulation Passed. nebo Testbench dokončen. Po úspěšném dokončení můžete analyzovat výsledky.

Kompilace a konfigurace návrhu Přample v Hardware
Editor základních parametrů Intel FPGA IP umožňuje sestavit a nakonfigurovat návrh napřample na cílové vývojové sadě

Sestavit a nakonfigurovat design napřample na hardwaru, postupujte takto:

1. Spusťte software Intel Quartus Prime Pro Edition a vyberte Processing ➤ Start Compilation pro kompilaci návrhu.
2. Po vygenerování objektu SRAM file .sof, postupujte podle těchto kroků pro naprogramování návrhu hardwaru example na zařízení Intel:
   1. Vyberte Nástroje ➤ Programátor.
   2. V Programátoru klikněte na Nastavení hardwaru.
   3. Vyberte programovací zařízení.
   4. Vyberte a přidejte desku Intel TX do své relace Intel Quartus Prime Pro Edition.
   5. Ujistěte se, že je režim nastaven na JTAG.
   6. Vyberte zařízení Intel a klikněte na Přidat zařízení. Programátor zobrazí blokové schéma spojení mezi zařízeními na vaší desce.
   7. V řádku s vaším .sof zaškrtněte políčko pro .sof.
   8. Zapněte možnost Program/Konfigurovat pro .sof.
   9. Klepněte na tlačítko Start.

Související informace

• Přírůstková kompilace pro hierarchický a týmový návrh
• Programování zařízení Intel FPGA

Změna cílového zařízení v návrhu hardwaru Přample
Pokud jste jako cílové zařízení vybrali Stratix 10 TX E-Tile Transceiver Signal Integrity Development Kit, jádro E-Tile 40G Ethernet Intel FPGA IP s nízkou latencí generuje hardwarové example design pro cílové zařízení 1ST280EY2F55E2VG. Pokud jste jako cílové zařízení vybrali sadu Agilex F-series Transceiver-SoC Development Kit, jádro Intel FPGA IP s nízkou latencí E-Tile 40G Ethernet generuje hardwarové example design pro cílové zařízení AGFB014R24A2E2VR0. Zadané cílové zařízení se může lišit od zařízení ve vaší vývojové sadě. Chcete-li změnit cílové zařízení v návrhu hardwaru, napřample, postupujte takto:

1. Spusťte software Intel Quartus Prime Pro Edition a otevřete projekt testování hardwaru file /hardware_test_design/eth_ex_40g.qpf.
2. V nabídce přiřazení klepněte na tlačítko zařízení. Zobrazí se dialogové okno Zařízení.
3. V dialogovém okně Zařízení vyberte tabulku cílových zařízení založenou na E-tile, která odpovídá číslu dílu zařízení ve vaší vývojové sadě. Viz odkaz na vývojovou sadu na Intel webvíce informací.
4. Po výběru zařízení se zobrazí výzva, jak je znázorněno na obrázku níže. Vyberte Ne, chcete-li zachovat vygenerovaná přiřazení pinů a přiřazení I/O.
   Výzva Intel Quartus Prime pro výběr zařízení
5. Proveďte úplnou kompilaci vašeho návrhu.

Nyní můžete otestovat design na vašem hardwaru.

Související informace

• Sada pro vývoj integrity signálu Intel Stratix 10 E-Tile TX
• Vývojová sada Intel Agilex F-Series FPGA

Testování návrhu E-Tile 40G Ethernet Intel FPGA IP s nízkou latencí v hardwaru
Po zkompilování návrhu jádra Intel FPGA IP s nízkou latencí E-Tile 40G Ethernet exampa nakonfigurovat jej na svém zařízení Intel, můžete pomocí System Console naprogramovat jádro IP a jeho vestavěné registry jádra Native PHY IP. Chcete-li zapnout systémovou konzolu a otestovat návrh hardwaru, napřample, postupujte takto:

1. V softwaru Intel Quartus Prime Pro Edition vyberte Nástroje ➤ Nástroje pro ladění systému ➤ Systémová konzola a spusťte systémovou konzolu.
2. V podokně konzoly Tcl zadejte cd hwtest a změňte adresář na /hardware_test_design/hwtest.
3. Napište source main.tcl pro otevření připojení k JTAG zvládnout.

Dodatečné provedení napřampPro programování jádra IP jsou k dispozici příkazy le:

• stav_chkphy: Zobrazuje hodinové frekvence a stav PHY lock.
• chkmac_stats: Zobrazuje hodnoty v čítačích statistik MAC.
• clear_all_stats: Vymaže počítadla statistiky jádra IP.
• start_pkt_gen: Spustí generátor paketů.
• stop_pkt_gen: Zastaví generátor paketů.
• sys_reset_digital_analog: Reset systému.
• loop_on: Zapne interní sériovou smyčku
• loop_off: Vypne interní sériovou smyčku.
• reg_read : Vrátí hodnotu registru jádra IP at .
• reg_write : Píše do registru jádra IP na adrese .

Postupujte podle testovacího postupu v části Testování hardwaru v návrhu example a sledujte výsledky testu v systémové konzole.

Související informace
Analýza a ladění návrhů pomocí systémové konzoly

Design Přample Popis

Design 40G Ethernet založený na E-tile example demonstruje funkce jádra E-Tile 40G Ethernet Intel FPGA IP s nízkou latencí, s rozhraním transceiveru založeném na E-tile, které je v souladu se specifikací CAUI-802.3 standardu IEEE 4ba. Návrh můžete vygenerovat z Example Záložka Design v editoru parametrů IP s nízkou latencí E-Tile 40G Ethernet Intel FPGA.
Pro vytvoření návrhu napřample, musíte nejprve nastavit hodnoty parametrů pro variaci jádra IP, kterou chcete generovat ve svém koncovém produktu. Generování návrhu napřample vytvoří kopii jádra IP; testbench a design hardwaru exampPoužijte tuto variantu jako DUT. Pokud nenastavíte hodnoty parametrů zkoušeného zařízení tak, aby odpovídaly hodnotám parametrů ve vašem konečném produktu, návrh exampSoubor, který vygenerujete, nevyužívá variaci jádra IP, kterou zamýšlíte.

Poznámka:
Testbench demonstruje základní test jádra IP. Není zamýšleno jako náhrada za úplné ověřovací prostředí. Musíte provést rozsáhlejší ověření vašeho vlastního návrhu E-Tile 40G Ethernet Intel FPGA IP s nízkou latencí v simulaci a v hardwaru.

Vlastnosti

• Podporuje 40G Ethernet MAC/PCS IP jádro pro E-tile transceiver využívající Intel Stratix 10 nebo zařízení Intel Agilex.
• Podporuje předávání preambule a školení odkazů.
• Generuje design napřample s funkcí čítačů statistik MAC.
• Poskytuje testbench a simulační skript.

Hardwarové a softwarové požadavky
Chcete-li otestovat example design, použijte následující hardware a software:

• Software Intel Quartus Prime Pro Edition
• Systémová konzole
• ModelSim, VCS, VCS MX, NCSim nebo Xcelium Simulator
• Intel Stratix 10 TX E-Tile Transceiver Signal Integrity Development Kit nebo Intel Agilex F-series Transceiver-SoC Development Kit

Popis funkce
Tato část popisuje jádro IP 40G Ethernet MAC/PCS pomocí zařízení Intel v transceiveru založeném na E-tile. Ve vysílacím směru MAC přijímá klientské rámce a vkládá mezipaketovou mezeru (IPG), preambuli, začátek oddělovače rámců (SFD), výplň a bity CRC před jejich předáním do PHY. PHY kóduje rámec MAC podle potřeby pro spolehlivý přenos přes médium na vzdálený konec. Ve směru příjmu předává PHY rámce do MAC. MAC přijímá rámce z PHY, provádí kontroly, odstraňuje CRC, preambuli a SFD a předává zbytek rámce klientovi.

Simulace

Testbench odesílá provoz přes jádro IP, přičemž využívá vysílací a přijímací stranu jádra IP.

Nízká latence E-Tile 40G Ethernet Design Přample Blokový diagram

Návrh simulace example test nejvyšší úrovně file je basic_avl_tb_top.sv. Tento file poskytuje hodinovou referenci clk_ref 156.25 Mhz pro PHY. Obsahuje úkol odeslat a přijmout 10 paketů.

Testbench jádra E-Tile 40G Ethernet s nízkou latencí File Popisy

File Jména	Popis
Testbench a simulace Files
basic_avl_tb_top.sv	Testbench nejvyšší úrovně file. Testbench vytvoří instanci DUT a spustí úlohy Verilog HDL pro generování a přijímání paketů.
basic_avl_tb_top_nc.sv	Testbench nejvyšší úrovně file kompatibilní se simulátorem NCSim.
basic_avl_tb_top_msim.sv	Testbench nejvyšší úrovně file kompatibilní se simulátorem ModelSim.
Testbench skripty
run_vsim.do	Skript Mentor Graphics* ModelSim pro spuštění testbench.
run_vcs.sh	Skript Synopsys VCS pro spuštění testbench.
pokračování…

File Jména	Popis
run_vcsmx.sh	Skript Synopsys VCS MX (kombinovaný Verilog HDL a System Verilog s VHDL) pro spuštění testbench.
run_ncsim.sh	Skript Cadence NCSim pro spuštění testbench.
run_xcelium.sh	Skript Cadence Xcelium pro spuštění testbench.

Úspěšný testovací běh zobrazí výstup potvrzující následující chování:

1. Čekání na ustálení hodin RX
2. Tisk stavu PHY
3. Odeslání 10 paketů
4. Příjem 10 paketů
5. Zobrazuje se „Testbench dokončen“.

Následující sampVýstup le ilustruje úspěšný běh simulačního testu:

• #Čekání na zarovnání RX
• #RX deskew uzamčeno
• #RX zarovnání jízdního pruhu uzamčeno
• #TX povoleno
• #**Odesílání paketu 1…
• #**Odesílání paketu 2…
• #**Odesílání paketu 3…
• #**Odesílání paketu 4…
• #**Odesílání paketu 5…
• #**Odesílání paketu 6…
• #**Odesílání paketu 7…
• #**Přijatý balíček 1…
• #**Odesílání paketu 8…
• #**Přijatý balíček 2…
• #**Odesílání paketu 9…
• #**Přijatý balíček 3…
• #**Odesílání paketu 10…
• #**Přijatý balíček 4…
• #**Přijatý balíček 5…
• #**Přijatý balíček 6…
• #**Přijatý balíček 7…
• #**Přijatý balíček 8…
• #**Přijatý balíček 9…
• #**Přijatý balíček 10…

Související informace
Simulace návrhu Přample Testbench na straně 7

Testování hardwaru
V hardwarovém provedení napřampMůžete naprogramovat jádro IP v režimu vnitřní sériové zpětné smyčky a generovat provoz na vysílací straně, který se vrací zpět přes přijímací stranu.

Nízká latence E-Tile 40G Ethernet IP Hardware Design Přample Blokový diagram vysoké úrovně

Návrh hardwaru E-Tile 40G Ethernet s nízkou latencí example obsahuje následující komponenty:

• Nízká latence E-Tile 40G Ethernet Intel FPGA IP jádro.
• Klientská logika, která koordinuje programování jádra IP a generování a kontrolu paketů.
• IOPLL pro generování hodin 100 MHz ze vstupních hodin 50 MHz až po hardwarový design example.
• JTAG řadič, který komunikuje se systémovou konzolí Intel. S klientskou logikou komunikujete prostřednictvím systémové konzoly.

Chcete-li návrh otestovat, postupujte podle postupu na uvedeném odkazu souvisejících informacíample ve vybraném hardwaru.

Související informace

• Testování návrhu E-Tile 40G Ethernet Intel FPGA IP s nízkou latencí v hardwaru na straně 9
• Analýza a ladění návrhů pomocí systémové konzoly

Interní test zpětné smyčky
Chcete-li provést interní test zpětné smyčky, spusťte tyto kroky:

1. Resetujte systém.
   sys_reset_digital_analog
2. Zobrazte frekvenci hodin a stav PHY.
   stav_chkphy
3. Zapněte interní test zpětné smyčky.
   loop_on
4. Zobrazte frekvenci hodin a stav PHY. rx_clk je nastaven na 312.5 MHz a
   rx_pcs_ready je nastaveno na 1.
   stav_chkphy
5. Spusťte generátor paketů.
   start_pkt_gen
6. Zastavte generátor paketů.
   stop_pkt_gen
7. Review počet odeslaných a přijatých paketů.
   chkmac_stats
8. Vypněte interní test zpětné smyčky.
   loop_off

Test externí smyčky
Chcete-li provést test externí smyčky, spusťte tyto kroky:

1. Resetujte systém.
   sys_reset_digital_analog
2. Zobrazte frekvenci hodin a stav PHY. rx_clk je nastaven na 312.5 MHz a
   rx_pcs_ready je nastaven na 1. chkphy_status
3. Spusťte generátor paketů.
   start_pkt_gen
4. Zastavte generátor paketů.
   stop_pkt_gen
5. Review počet odeslaných a přijatých paketů.
   chkmac_stats

Nízká latence E-Tile 40G Ethernet Design Přample Registry

Návrh hardwaru E-Tile 40G Ethernet s nízkou latencí Přample Registrovat mapu
Vypisuje rozsahy registrů mapovaných v paměti pro návrh hardwaru, napřample. K těmto registrům přistupujete pomocí funkcí reg_read a reg_write v systémové konzole.

Word Offset	Typ registrace
0x300-0x3FF	Registry PHY
0x400-0x4FF	TX MAC registry
0x500-0x5FF	RX MAC registry
0x800-0x8FF	Statistika Registry čítačů – směr TX
0x900-0x9FF	Statistika Registry čítačů – směr RX
0x1000-1016	Paketový klient se registruje

Registry paketových klientů
Design hardwaru E-Tile 40G Ethernet s nízkou latencí si můžete přizpůsobit napřample programováním klientských registrů.

Addr	Jméno	Bit	Popis	HW Reset Value	Přístup
0x1008	Konfigurace velikosti paketu	[29:0]	Zadejte velikost přenosového paketu v bajtech. Tyto bity jsou závislé na registru PKT_GEN_TX_CTRL. • Bit [29:16]: Zadejte horní limit velikosti paketu v bajtech. To platí pouze pro inkrementální režim. • Bit [13:0]: — Pro pevný režim tyto bity určují velikost přenosového paketu v bajtech. — Pro inkrementální režim tyto bity určují inkrementální bajty pro paket.	0x25800040	RW
0x1009	Kontrola počtu paketů	[31:0]	Zadejte počet paketů pro přenos z generátoru paketů.	0xA	RW
0x1010	PKT_GEN_TX_C TRL	[7:0]	• Bit [0]: Rezervováno. • Bit [1]: Bit deaktivace generátoru paketů. Nastavením tohoto bitu na hodnotu 1 vypnete generátor paketů a jeho nastavením na hodnotu 0 zapnete generátor paketů. • Bit [2]: Rezervováno. • Bit [3]: Má hodnotu 1, pokud je jádro IP v režimu zpětné smyčky MAC; má hodnotu 0, pokud paketový klient používá generátor paketů.	0x6	RW
pokračování…

Addr	Jméno	Bit	Popis	HW Reset Value	Přístup
			• Bit [5:4]: — 00: Náhodný režim — 01: Pevný režim — 10: Přírůstkový režim • Bit [6]: Nastavte tento bit na 1 pro použití registru 0x1009 pro vypnutí generátoru paketů na základě pevného počtu paketů k přenosu. Jinak se bit [1] registru PKT_GEN_TX_CTRL použije k vypnutí generátoru paketů. • Bit [7]: — 1: Pro přenos bez mezery mezi pakety. — 0: Pro přenos s náhodnou mezerou mezi pakety.
0x1011	Cílová adresa nižší 32 bitů	[31:0]	Cílová adresa (nižší 32 bitů)	0x56780ADD	RW
0x1012	Horních 16 bitů cílové adresy	[15:0]	Cílová adresa (horních 16 bitů)	0x1234	RW
0x1013	Zdrojová adresa nižší 32 bitů	[31:0]	Zdrojová adresa (nižší 32 bitů)	0x43210ADD	RW
0x1014	Zdrojová adresa horních 16 bitů	[15:0]	Zdrojová adresa (horních 16 bitů)	0x8765	RW
0x1016	PKT_CL_LOOPB ACK_RESET	[0]	Resetování zpětné smyčky MAC. Nastavením na hodnotu 1 resetujete návrh napřample MAC loopback.	1'b0	RW

Související informace
Popisy řídicího a stavového registru E-Tile 40G Ethernet s nízkou latencí Popisuje základní registry E-Tile 40G Ethernet s nízkou latencí.

Design Přample Signály rozhraní
Testovací stůl E-Tile 40G Ethernet s nízkou latencí je samostatný a nevyžaduje, abyste řídili žádné vstupní signály.

Návrh hardwaru E-Tile 40G Ethernet s nízkou latencí Přample Signály rozhraní

Signál	Směr	Komentáře
clk50	Vstup	Tyto hodiny jsou řízeny oscilátorem desky. • Disk na 50 MHz na desce Intel Stratix 10. • Disk na 100 MHz na desce Intel Agilex. Konstrukce hardwaru napřample směruje tyto hodiny na vstup IOPLL na zařízení a konfiguruje IOPLL tak, aby interně řídil 100 MHz hodiny.
clk_ref	Vstup	Frekvence 156.25 MHz.
pokračování…

Signál	Směr	Komentáře
cpu_resetn	Vstup	Resetuje jádro IP. Aktivní nízká. Řídí globální tvrdý reset csr_reset_n do jádra IP.
tx_serial[3:0]	Výstup	Transceiver PHY vysílá sériová data.
rx_serial[3:0]	Vstup	Transceiver PHY vstupní sériová data.
user_led[7:0]	Výstup	Stavové signály. Konstrukce hardwaru napřample připojuje tyto bity k buzení LED na cílové desce. Jednotlivé bity odrážejí následující hodnoty signálu a chování hodin: • [0]: Hlavní resetovací signál k jádru IP • [1]: Dělená verze clk_ref • [2]: Dělená verze clk50 • [3]: Dělená verze 100 MHz stavových hodin • [4]: ​​tx_lanes_stable • [5]: rx_block_lock • [6]: rx_am_lock • [7]: rx_pcs_ready

Související informace
Popisy rozhraní a signálů Poskytuje podrobné popisy základních signálů IP E-Tile 40G Ethernet s nízkou latencí a rozhraní, ke kterým patří.

Nízká latence E-Tile 40G Ethernet Intel FPGA IP Archives
Pokud není uvedena verze jádra IP, platí uživatelská příručka pro předchozí verzi jádra IP.

Verze Intel Quartus Prime	Základní verze IP	Uživatelská příručka
20.1	19.1.0	Nízká latence E-Tile 40G Ethernet Design Přample Uživatelská příručka

Historie revizí dokumentu pro návrh E-tile 40G Ethernet s nízkou latencí Přample Uživatelská příručka

Verze dokumentu	Verze Intel Quartus Prime	IP verze	Změny
2020.06.22	20.2	20.0.0	Přidána podpora zařízení pro zařízení Intel Agilex.
2020.04.13	20.1	19.1.0	Počáteční vydání.

Intel Corporation. Všechna práva vyhrazena. Intel, logo Intel a další značky Intel jsou ochranné známky společnosti Intel Corporation nebo jejích dceřiných společností. Společnost Intel zaručuje výkon svých FPGA a polovodičových produktů podle aktuálních specifikací v souladu se standardní zárukou společnosti Intel, ale vyhrazuje si právo provádět změny jakýchkoli produktů a služeb kdykoli bez upozornění. Společnost Intel nepřebírá žádnou odpovědnost nebo závazky vyplývající z aplikace nebo použití jakýchkoli informací, produktů nebo služeb zde popsaných, s výjimkou případů, kdy je společnost Intel výslovně písemně odsouhlasena. Zákazníkům společnosti Intel se doporučuje získat nejnovější verzi specifikací zařízení dříve, než se budou spoléhat na jakékoli zveřejněné informace a než zadají objednávky na produkty nebo služby. Jiná jména a značky mohou být nárokovány jako vlastnictví jiných.

Dokumenty / zdroje

intel E-Tile s nízkou latencí 40G Ethernet Intel FPGA IP Design Example [pdfUživatelská příručka Nízká latence E-Tile 40G Ethernet Intel FPGA IP Design Example, Nízká latence, E-Tile 40G Ethernet Intel FPGA IP Design Example, Intel FPGA IP Design Přample, IP Design Přample

Reference

• Uživatelská příručka