F-Tile DisplayPort FPGA IP Design Přample
Uživatelská příručka

F-Tile DisplayPort FPGA IP Design Přample

Aktualizováno pro Intel® Quartus® Prime Design Suite: 22.2 IP verze: 21.0.1

DisplayPort Intel FPGA IP Design Example Rychlý průvodce

Zařízení DisplayPort Intel® F-tile jsou vybavena simulační testovací plochou a hardwarovým designem, který podporuje kompilaci a testování hardwaru FPGA IP design examppro Intel Agilex™
DisplayPort Intel FPGA IP nabízí následující design napřamples:

• Paralelní zpětná vazba DisplayPort SST bez modulu Pixel Clock Recovery (PCR).
• Paralelní zpětná smyčka DisplayPort SST s rozhraním AXIS Video Interface

Když vygenerujete design napřample, editor parametrů automaticky vytvoří fileJe to nezbytné k simulaci, kompilaci a testování návrhu v hardwaru.
Obrázek 1. Vývoj StagesSouvisející informace

• Uživatelská příručka DisplayPort Intel FPGA IP
• Přechod na Intel Quartus Prime Pro Edition

Intel Corporation. Všechna práva vyhrazena. Intel, logo Intel a další značky Intel jsou ochranné známky společnosti Intel Corporation nebo jejích dceřiných společností. Společnost Intel zaručuje výkon svých FPGA a polovodičových produktů podle aktuálních specifikací v souladu se standardní zárukou společnosti Intel, ale vyhrazuje si právo provádět změny jakýchkoli produktů a služeb kdykoli bez upozornění. Společnost Intel nepřebírá žádnou odpovědnost nebo závazky vyplývající z aplikace nebo použití jakýchkoli informací, produktů nebo služeb zde popsaných, s výjimkou případů, kdy je společnost Intel výslovně písemně odsouhlasena. Zákazníkům společnosti Intel se doporučuje získat nejnovější verzi specifikací zařízení předtím, než se budou spoléhat na jakékoli zveřejněné informace a než zadají objednávky na produkty nebo služby.
*Jiná jména a značky mohou být nárokovány jako vlastnictví jiných.
ISO 9001: 2015 Registrováno
1.1. Struktura adresáře
Obrázek 2. Struktura adresáře

Tabulka 1. Návrh Přample Components

Složky	Files
rtl/core	dp_core.ip
	dp_rx. ip
	dp_tx . ip
rtl/rx_phy	dp_gxb_rx/ ((stavební blok UX PMA DP)
	dp_rx_data_fifo . ip
	rx_top_phy . sv
rtl/tx_phy	dp_gxb_rx/ ((stavební blok UX PMA DP)
	dp_tx_data_fifo.ip
	dp_tx_data_fifo.ip

1.2. Hardwarové a softwarové požadavky
Intel používá k testování designu následující hardware a software napřampten:
Železářské zboží

• Vývojová sada Intel Agilex I-Series
• Zdroj DisplayPort GPU
• DisplayPort Sink (Monitor)
• Dceřiná karta Bitec DisplayPort FMC Revize 8C
• Kabely DisplayPort

Software

• Intel Quartus® Prime
• Synopsys* VCS Simulator

1.3. Generování návrhu
Pomocí editoru parametrů DisplayPort Intel FPGA IP v softwaru Intel Quartus Prime vygenerujte návrh napřample.
Obrázek 3. Generování návrhového toku

1.  Vyberte Nástroje ➤ Katalog IP a jako cílovou rodinu zařízení vyberte Intel Agilex F-tile.
   Poznámka: Design example podporuje pouze zařízení Intel Agilex F-tile.
2. V katalogu IP vyhledejte a poklepejte na DisplayPort Intel FPGA IP. Zobrazí se okno Nová varianta IP.
3. Zadejte název nejvyšší úrovně pro vlastní variantu IP. Editor parametrů uloží nastavení variace IP do a file jmenoval .ip.
4. Vyberte zařízení Intel Agilex F-tile v poli Zařízení nebo ponechte výchozí výběr softwarového zařízení Intel Quartus Prime.
5. Klepněte na tlačítko OK. Zobrazí se editor parametrů.
6. Nakonfigurujte požadované parametry pro TX i RX.
7. Pod Design Exampna kartě vyberte DisplayPort SST Parallel Loopback Without PCR.
8. Chcete-li vygenerovat testovací plochu, vyberte možnost Simulace a pro vygenerování návrhu hardwaru vyberte možnost Syntézaample. Chcete-li vytvořit návrh, musíte vybrat alespoň jednu z těchto možnostíample files. Pokud vyberete obojí, doba generování se prodlouží.
9. Pro Target Development Kit vyberte Intel Agilex I-Series SOC Development Kit. To způsobí, že se cílové zařízení vybrané v kroku 4 změní tak, aby odpovídalo zařízení ve vývojové sadě. Pro vývojovou sadu Intel Agilex I-Series SOC Development Kit je výchozí zařízení AGIB027R31B1E2VR0.
10. Klikněte na Generate Example Design.

1.4. Simulace návrhu
Design DisplayPort Intel FPGA IP example testbench simuluje návrh sériové smyčky z instance TX do instance RX. Interní modul generátoru obrazců řídí instanci DisplayPort TX a výstup videa instance RX se připojuje k kontrolérům CRC v testovacím prostředí.
Obrázek 4. Tok simulace návrhu

1. Přejděte do složky Synopsys simulator a vyberte VCS.
2. Spusťte simulační skript.
   Zdroj vcs_sim.sh
3. Skript provede Quartus TLG, zkompiluje a spustí testbench v simulátoru.
4. Analyzujte výsledek.
   Úspěšná simulace končí porovnáním Source a Sink SRC.

1.5. Kompilace a testování návrhu
Obrázek 5. Kompilace a simulace návrhuChcete-li sestavit a spustit demonstrační test na hardwaru, napřample design, postupujte takto:

1. Zajistěte hardware napřampgenerace designu je dokončena.
2. Spusťte software Intel Quartus Prime Pro Edition a otevřete jej / quartus/agi_dp_demo.qpf.
3. Klepněte na Zpracování ➤ Spustit kompilaci.
4. Po úspěšné kompilaci software Intel Quartus Prime Pro Edition vygeneruje soubor .sof file ve vámi zadaném adresáři.
5. Připojte konektor DisplayPort RX na dceřiné kartě Bitec k externímu zdroji DisplayPort, jako je grafická karta v počítači.
6. Připojte konektor DisplayPort TX na dceřiné kartě Bitec k zařízení DisplayPort, jako je analyzátor videa nebo PC monitor.
7.  Ujistěte se, že všechny přepínače na vývojové desce jsou ve výchozí poloze.
8. Nakonfigurujte vybrané zařízení Intel Agilex F-Tile na vývojové desce pomocí vygenerovaného souboru .sof file (Nástroje ➤ Programátor ).
9. Zařízení DisplayPort zobrazuje video generované ze zdroje videa.

Související informace
Uživatelská příručka vývojové sady Intel Agilex I-Series FPGA/
1.5.1. Regenerační ELF File
Ve výchozím nastavení ELF file se generuje při generování dynamického návrhu napřample.
V některých případech však musíte ELF regenerovat file pokud upravíte software file nebo regenerujte soubor dp_core.qsys file. Obnovení souboru dp_core.qsys file aktualizuje soubor .sopcinfo file, což po vás vyžaduje regeneraci ELF file.

1. Jít do /software a v případě potřeby upravte kód.
2. Jít do /script a spusťte následující skript sestavení: source build_sw.sh
   • V systému Windows vyhledejte a otevřete příkazové prostředí Nios II. V příkazovém shellu Nios II přejděte na /script a spusťte zdrojový soubor build_sw.sh.
   Poznámka: Chcete-li spustit skript sestavení v systému Windows 10, váš systém vyžaduje podsystémy Windows pro Linux (WSL). Další informace o krocích instalace WSL naleznete v příručce Nios II Software Developer Handbook.
   • V systému Linux spusťte Platform Designer a otevřete Tools ➤ Nios II Command Shell. V příkazovém shellu Nios II přejděte na /script a spusťte zdrojový soubor build_sw.sh.
3. Ujistěte se, že .elf file se generuje v /software/ dp_demo.
4. Stáhněte si vygenerovaný .elf file do FPGA bez rekompilace .sof file spuštěním následujícího skriptu: nios2-download /software/dp_demo/*.elf
5. Stiskněte tlačítko reset na desce FPGA, aby se nový software projevil.

1.6. DisplayPort Intel FPGA IP Design Example Parametry
Tabulka 2. DisplayPort Intel FPGA IP Design Přample Omezení QSF pro zařízení Intel Agilex Ftile

Omezení QSF	Popis
set_global_assignment -name VERILOG_MACRO „__DISPLAYPORT_support__=1“	Od Quartus 22.2 a výše je toto omezení QSF potřeba k povolení vlastního toku SRC (Soft Reset Controller) DisplayPortu.

Tabulka 3. DisplayPort Intel FPGA IP Design Přample Parametry pro zařízení Intel Agilex F-tile Device

Parametr	Hodnota	Popis
Dostupné provedení Přample
Vyberte Návrh	•Žádný •DisplayPort SST Parallel Loopback bez PCR • Parallel Loopback DisplayPort SST s AXIS Video Interface	Vyberte design napřample být generován. •Žádný: Žádný design napřample je k dispozici pro aktuální výběr parametrů. •DisplayPort SST Parallel Loopback bez PCR: Tento design exampTento soubor demonstruje paralelní zpětnou smyčku z jímky DisplayPort ke zdroji DisplayPort bez modulu Pixel Clock Recovery (PCR), když zapnete parametr Enable Video Input Image Port. •DisplayPort SST Parallel Loopback s AXIS Video Interface: Tento design exampTento soubor demonstruje paralelní zpětnou smyčku z umyvadla DisplayPort ke zdroji DisplayPort s rozhraním AXIS Video, když je Enable Active Video Data Protocols nastaveno na AXIS-VVP Full.
Design Přample Files
Simulace	Zapnuto, vypnuto	Zapnutím této možnosti vytvoříte potřebné files pro simulační testbench.
Syntéza	Zapnuto, vypnuto	Zapnutím této možnosti vytvoříte potřebné files pro kompilaci Intel Quartus Prime a návrh hardwaru.
Generovaný formát HDL
Generovat File Formát	Verilog, VHDL	Vyberte preferovaný formát HDL pro generovaný návrh, napřample filesoubor. Poznámka: Tato možnost určuje pouze formát vygenerované IP nejvyšší úrovně files. Vše ostatní files (napřample testbenches a nejvyšší úroveň files pro demonstraci hardwaru) jsou ve formátu Verilog HDL.
Target Development Kit
Vyberte desku	•Žádná vývojová sada •Intel Agilex I-Series Vývojová sada	Vyberte desku pro cílený design napřample.

Parametr	Hodnota	Popis
		•No Development Kit: Tato možnost vylučuje všechny hardwarové aspekty návrhu, napřample. Jádro P nastaví všechna přiřazení pinů na virtuální piny. •Intel Agilex I-Series FPGA Development Kit: Tato možnost automaticky vybere cílové zařízení projektu tak, aby odpovídalo zařízení na této vývojové sadě. Pokud má revize vaší desky jinou variantu zařízení, můžete změnit cílové zařízení pomocí parametru Změnit cílové zařízení. IP jádro nastavuje všechna přiřazení pinů podle vývojového kitu. Poznámka: Předběžný návrh PřampSoubor není v tomto vydání Quartus funkčně ověřen na hardwaru. •Custom Development Kit: Tato možnost umožňuje návrh napřample být testován na vývojovém kitu třetí strany s Intel FPGA. Možná budete muset nastavit přiřazení pinů sami.
Cílové zařízení
Změnit cílové zařízení	Zapnuto, vypnuto	Zapněte tuto možnost a vyberte preferovanou variantu zařízení pro vývojovou sadu.

Parallel Loopback Design Přamples

Design DisplayPort Intel FPGA IP exampdemonstrují paralelní zpětnou smyčku z instance DisplayPort RX do instance DisplayPort TX bez modulu Pixel Clock Recovery (PCR).
Tabulka 4. DisplayPort Intel FPGA IP Design Přample pro Intel Agilex F-tile Device

Design Přample	Označení	Rychlost přenosu dat	Režim kanálu	Typ zpětné smyčky
Paralelní zpětná smyčka DisplayPort SST bez PCR	DisplayPort SST	RBR, HRB, HRB2, HBR3	Simplexní	Paralelně bez PCR
Paralelní zpětná smyčka DisplayPort SST s rozhraním AXIS Video Interface	DisplayPort SST	RBR, HRB, HRB2, HBR3	Simplexní	Paralelně s AXIS Video Interface

2.1. Design s paralelní zpětnou vazbou DisplayPort SST Intel Agilex F-tile Vlastnosti
Konstrukce paralelní smyčky SST exampSoubory demonstrují přenos jednoho toku videa z umyvadla DisplayPort do zdroje DisplayPort.
Intel Corporation. Všechna práva vyhrazena. Intel, logo Intel a další značky Intel jsou ochranné známky společnosti Intel Corporation nebo jejích dceřiných společností. Společnost Intel zaručuje výkon svých FPGA a polovodičových produktů podle aktuálních specifikací v souladu se standardní zárukou společnosti Intel, ale vyhrazuje si právo provádět změny jakýchkoli produktů a služeb kdykoli bez upozornění. Společnost Intel nepřebírá žádnou odpovědnost nebo závazky vyplývající z aplikace nebo použití jakýchkoli informací, produktů nebo služeb popsaných v tomto dokumentu, pokud to není výslovně písemně odsouhlaseno společností Intel. Zákazníkům společnosti Intel se doporučuje získat nejnovější verzi specifikací zařízení dříve, než se budou spoléhat na jakékoli zveřejněné informace a než zadají objednávky na produkty nebo služby. *Jiná jména a značky mohou být nárokovány jako vlastnictví jiných.
ISO 9001: 2015 Registrováno
Obrázek 6. Intel Agilex F-tile DisplayPort SST Parallel Loopback bez PCR

• V této variantě je parametr zdroje DisplayPort, TX_SUPPORT_IM_ENABLE, zapnutý a je použito rozhraní obrazu videa.
• Dřez DisplayPort přijímá streamování videa nebo zvuku z externího zdroje videa, jako je GPU, a dekóduje je do paralelního video rozhraní.
• Video výstup DisplayPort přímo řídí zdrojové video rozhraní DisplayPort a před přenosem do monitoru se kóduje do hlavního propojení DisplayPort.
• IOPLL řídí jak umyvadlo DisplayPort, tak zdrojové video hodiny na pevné frekvenci.
• Pokud je parametr MAX_LINK_RATE DisplayPort a zdroj nakonfigurován na HBR3 a PIXELS_PER_CLOCK je nakonfigurován na Quad, takt videa běží na 300 MHz pro podporu 8Kp30 pixelové frekvence (1188/4 = 297 MHz).

Obrázek 7. Intel Agilex F-tile DisplayPort SST Parallel Loopback s AXIS Video Rozhraní

• V této variantě, parametr DisplayPort source and sink, vyberte AXIS-VVP FULL v ENABLE ACTIVE VIDEO DATA PROTOCOLS pro povolení Axis Video Data Interface.
• Dřez DisplayPort přijímá streamování videa nebo zvuku z externího zdroje videa, jako je GPU, a dekóduje je do paralelního video rozhraní.
• Jednotka DisplayPort převádí datový tok videa na data osového videa a řídí datové rozhraní zdrojové osy videa DisplayPort prostřednictvím VVP Video Frame Buffer. DisplayPort Source převádí osová video data na hlavní propojení DisplayPort před přenosem do monitoru.
• V této konstrukční variantě jsou tři hlavní video hodiny, konkrétně rx/tx_axi4s_clk, rx_vid_clk a tx_vid_clk. axi4s_clk běží na 300 MHz pro oba moduly AXIS ve Source i Sink. rx_vid_clk provozuje DP Sink Video pipeline na 300 MHz (pro podporu libovolného rozlišení až do 8Kp30 4PIPs), zatímco tx_vid_clk provozuje DP Source Video pipeline na skutečné frekvenci Pixel Clock (děleno PIPs).
• Tato varianta návrhu automaticky konfiguruje frekvenci tx_vid_clk pomocí programování I2C na OSC na desce SI5391B, když návrh detekuje přepínač v rozlišení.
• Tato varianta návrhu pouze demonstruje pevný počet rozlišení, jak je předdefinováno v softwaru DisplayPort, konkrétně:
  — 720p60, RGB
  — 1080p60, RGB
  — 4K30, RGB
  — 4K60, RGB

2.2. Schéma taktování
Schéma taktování znázorňuje taktovací domény v designu DisplayPort Intel FPGA IP example.
Obrázek 8. Schéma taktování DisplayPort transceiveru Intel Agilex F-tileTabulka 5. Signály taktovacího schématu

Hodiny v diagramu	Popis
SysPLL refclk	Referenční hodiny F-tile System PLL, což může být libovolná hodinová frekvence, která je pro tuto výstupní frekvenci dělitelná systémovou PLL. V tomto provedení napřample, system_pll_clk_link a rx/tx refclk_link sdílejí stejný 150 MHz SysPLL refclk.

Hodiny v diagramu	Popis
	Musí to být volně běžící hodiny, které jsou připojeny z vyhrazeného referenčního hodinového kolíku transceiveru ke vstupnímu portu hodin referenčního a systémového PLL Clock IP, před připojením odpovídajícího výstupního portu k DisplayPort Phy Top. Poznámka: U tohoto provedení napřample, nakonfigurujte GUI řadiče hodin Si5391A OUT6 na 150 MHz.
system pll clk odkaz	Minimální výstupní frekvence System PLL pro podporu všech frekvencí DisplayPort je 320 MHz. Tento design example používá 900 MHz (nejvyšší) výstupní frekvenci, takže SysPLL refclk lze sdílet s rx/tx refclk_link, což je 150 MHz.
rx_cdr_refclk_link / tx_pll_refclk_link	Rx CDR a Tx PLL Link refclk, který byl pevně nastaven na 150 MHz pro podporu všech datových rychlostí DisplayPort.
rx_ls_clkout / tx_ls_clkout	DisplayPort Link Speed ​​Clock pro taktování DisplayPort IP jádra. Frekvence ekvivalentní rychlosti přenosu dat vydělená šířkou paralelních dat. Exampten: Frekvence = rychlost přenosu dat / šířka dat = 8.1 G (HBR3) / 40 bitů = 202.5 ​​MHz

2.3. Simulační testovací stůl
Simulační testbench simuluje sériovou smyčku DisplayPort TX na RX.
Obrázek 9. Blokový diagram testovacího testovacího prostředí pro simulaci jednoduchého režimu DisplayPort Intel FPGA IP Simplex ModeTabulka 6. Komponenty Testbench

Komponent	Popis
Generátor video vzorů	Tento generátor vytváří vzory barevných pruhů, které můžete konfigurovat. Časování formátu videa můžete parametrizovat.
Ovládání testbench	Tento blok řídí testovací sekvenci simulace a generuje potřebné stimulační signály do jádra TX. Řídicí blok testbench také čte hodnotu CRC ze zdroje i jímky za účelem porovnání.
Kontrola frekvence hodin RX Link Speed	Tato kontrola ověřuje, zda obnovená hodinová frekvence RX transceiveru odpovídá požadované rychlosti přenosu dat.
Kontrola frekvence hodin TX Link Speed	Tato kontrola ověřuje, zda obnovená hodinová frekvence TX transceiveru odpovídá požadované rychlosti přenosu dat.

Simulační testbench provádí následující ověření:
Tabulka 7. Testbench Ověření

Testovací kritéria	Ověření
• Školení spojení při rychlosti přenosu dat HBR3 • Přečtěte si registry DPCD a zkontrolujte, zda DP Status nastavuje a měří frekvenci TX i RX Link Speed.	Integruje frekvenční kontrolu pro měření rychlosti připojení výstupní frekvence hodin z TX a RX transceiveru.
• Spusťte video vzor z TX do RX. • Ověřte CRC pro zdroj i jímku a zkontrolujte, zda se shodují	• Připojuje generátor obrazového vzoru ke zdroji DisplayPort pro generování obrazového vzoru. • Testbench Control dále načte Source a Sink CRC z registrů DPTX a DPRX a porovná je, aby se zajistilo, že obě hodnoty CRC jsou identické. Poznámka: Chcete-li zajistit výpočet CRC, musíte povolit parametr Support CTS test automation.

Historie revizí dokumentu pro F-Tile DisplayPort Intel FPGA IP Design Example Uživatelská příručka

Verze dokumentu	Verze Intel Quartus Prime	IP verze	Změny
2022.09.02	22.	20.0.1	•Změněn název dokumentu z DisplayPort Intel Agilex F-Tile FPGA IP Design Example Uživatelská příručka k F-Tile DisplayPort Intel FPGA IP Design Example Uživatelská příručka. •Povoleno AXIS Video Design Example varianta. •Odstraněn design Static Rate a nahrazený Multi Rate Design Example. •Odstraněna poznámka v DisplayPort Intel FPGA IP Design Example Rychlý průvodce, který říká, že verze softwaru Intel Quartus Prime 21.4 podporuje pouze Preliminary Design Examples. •Obrázek Directory Structure byl nahrazen správným obrázkem. •Přidána sekce Regenerating ELF File v části Kompilace a testování návrhu. • Aktualizace části Hardwarové a softwarové požadavky o další hardware požadavky.
2021.12.13	21.	20.0.0	Počáteční vydání.

Intel Corporation. Všechna práva vyhrazena. Intel, logo Intel a další značky Intel jsou ochranné známky společnosti Intel Corporation nebo jejích dceřiných společností. Společnost Intel zaručuje výkon svých FPGA a polovodičových produktů podle aktuálních specifikací v souladu se standardní zárukou společnosti Intel, ale vyhrazuje si právo provádět změny jakýchkoli produktů a služeb kdykoli bez upozornění. Společnost Intel nepřebírá žádnou odpovědnost nebo závazky vyplývající z aplikace nebo použití jakýchkoli informací, produktů nebo služeb zde popsaných, s výjimkou případů, kdy je společnost Intel výslovně písemně odsouhlasena. Zákazníkům společnosti Intel se doporučuje získat nejnovější verzi specifikací zařízení předtím, než se budou spoléhat na jakékoli zveřejněné informace a než zadají objednávky na produkty nebo služby.
*Jiná jména a značky mohou být nárokovány jako vlastnictví jiných.
ISO 9001: 2015 Registrováno

Online verze
Odeslat zpětnou vazbu
UG-20347
ID: 709308
Verze: 2022.09.02

Dokumenty / zdroje

intel F-Tile DisplayPort FPGA IP Design Přample [pdfUživatelská příručka F-Tile DisplayPort FPGA IP Design Přample, F-Tile DisplayPort, DisplayPort, FPGA IP Design Přample, IP Design Přample, UG-20347, 709308

Reference

• Uživatelská příručka