ID čipu intel FPGA IP jádra

Každý podporovaný Intel® FPGA má jedinečné 64bitové ID čipu. ID čipu Jádra Intel FPGA IP umožňují načíst toto ID čipu pro identifikaci zařízení.

Související informace

• Úvod do Intel FPGA IP Cores
  • Poskytuje obecné informace o všech IP jádrech Intel FPGA, včetně parametrizace, generování, upgradu a simulace IP jader.
• Generování skriptu pro nastavení kombinovaného simulátoru
  • Vytvářejte simulační skripty, které nevyžadují ruční aktualizace pro upgrade softwaru nebo verze IP.

Podpora zařízení

IP jádra	Podporovaná zařízení
ID čipu Intel Stratix® 10 FPGA IP jádro	Intel Stratix 10
Jedinečné ID čipu Intel Arria® 10 FPGA IP jádro	Intel Arria 10
Jedinečné ID čipu Intel Cyclone® 10 GX FPGA IP jádro	Cyklon Intel 10 GX
Jedinečné ID čipu Intel MAX® 10 FPGA IP	Intel MAX 10
Jedinečné ID čipu Intel FPGA IP jádro	Stratix V Arria V Cyclone V

Související informace

• Jedinečné ID čipu Intel MAX 10 FPGA IP Core

ID čipu Intel Stratix 10 FPGA IP Core

• Tato část popisuje čip ID Intel Stratix 10 FPGA IP jádro.

Popis funkce

Signál data_valid začíná nízko v počátečním stavu, kdy se ze zařízení nečtou žádná data. Po přivedení pulsu mezi vysokými a nízkými hodnotami do vstupního portu Readid ID čipu Intel Stratix 10 FPGA IP přečte jedinečné ID čipu. Po přečtení jádro IP aktivuje signál data_valid, který indikuje, že jedinečná hodnota ID čipu na výstupním portu je připravena k načtení. Operace se opakuje pouze po resetování jádra IP. Výstupní port chip_id[63:0] uchovává hodnotu jedinečného ID čipu, dokud nezměníte konfiguraci zařízení nebo resetujete jádro IP.

Poznámka: Nemůžete simulovat jádro IP ID čipu, protože jádro IP přijímá odpověď na data ID čipu z SDM. K ověření tohoto jádra IP společnost Intel doporučuje provést vyhodnocení hardwaru.

Porty

Obrázek 1: ID čipu Intel Stratix 10 FPGA IP Core Ports

Tabulka 2: ID čipu Intel Stratix 10 FPGA IP Core Ports Popis

Přístav	I/O	Velikost (bit)	Popis
clkin	Vstup	1	Přivádí hodinový signál do bloku ID čipu. Maximální podporovaná frekvence je ekvivalentní vašim systémovým hodinám.
resetovat	Vstup	1	Synchronní reset, který resetuje jádro IP. Chcete-li resetovat jádro IP, aktivujte signál resetování na vysoký po dobu alespoň 10 cyklů.
data_valid	Výstup	1	Označuje, že jedinečné ID čipu je připraveno k načtení. Pokud je signál slabý, jádro IP je v počátečním stavu nebo probíhá načítání dat z ID pojistky. Poté, co jádro IP potvrdí signál, jsou data připravena k načtení na výstupním portu chip_id[63..0].
chip_id	Výstup	64	Označuje jedinečné ID čipu podle umístění příslušného ID pojistky. Data jsou platná až poté, co jádro IP potvrdí signál data_valid. Hodnota při zapnutí se resetuje na 0. Výstupní port chip_id [63:0] uchovává hodnotu jedinečného ID čipu, dokud znovu nenakonfigurujete zařízení nebo resetujete jádro IP.
readyid	Vstup	1	Signál readid se používá ke čtení hodnoty ID ze zařízení. Pokaždé, když se hodnota signálu změní z 1 na 0, spustí jádro IP operaci čtení ID. Když se signál nepoužívá, musíte jej nastavit na 0. Chcete-li zahájit operaci čtení ID, nastavte signál na vysokou úroveň po dobu alespoň 3 hodinových cyklů a poté jej snižte. IP jádro začne číst hodnotu ID čipu.

Přístup k ID čipu Intel Stratix 10 FPGA IP přes Signal Tap

Když přepnete signál readid, ID čipu Intel Stratix 10 FPGA IP jádro začne číst ID čipu ze zařízení Intel Stratix 10. Když je ID čipu připraveno, čipové ID Intel Stratix 10 FPGA IP jádro potvrdí signál data_valid a ukončí JTAG přístup.

Poznámka: Po úplné konfiguraci čipu povolte zpoždění ekvivalentní tCD2UM, než se pokusíte přečíst jedinečné ID čipu. Hodnotu tCD2UM naleznete v datovém listu příslušného zařízení.

Resetování ID čipu Intel Stratix 10 FPGA IP Core

Chcete-li resetovat jádro IP, musíte aktivovat resetovací signál po dobu nejméně deseti hodinových cyklů.

Poznámka

1. U zařízení Intel Stratix 10 neresetujte jádro IP alespoň tCD2UM po úplné inicializaci čipu. Hodnotu tCD2UM naleznete v datovém listu příslušného zařízení.
2. Pokyny pro instanci jádra IP najdete v části Intel Stratix 10 Reset Release IP v uživatelské příručce pro konfiguraci Intel Stratix 10.

Související informace

Uživatelská příručka pro konfiguraci Intel Stratix 10

• Poskytuje další informace o Intel Stratix 10 Reset Release IP.

ID čipu Intel FPGA IP Cores

Tato část popisuje následující jádra IP

• Jedinečné ID čipu Intel Arria 10 FPGA IP jádro
• Jedinečné ID čipu Intel Cyclone 10 GX FPGA IP jádro
• Jedinečné ID čipu Intel FPGA IP jádro

Popis funkce

Signál data_valid začíná nízko v počátečním stavu, kdy se ze zařízení nečtou žádná data. Po přivedení hodinového signálu do vstupního portu clkin přečte jádro čipu Intel FPGA IP jedinečné ID čipu. Po přečtení jádro IP aktivuje signál data_valid, který indikuje, že jedinečná hodnota ID čipu na výstupním portu je připravena k načtení. Operace se opakuje pouze po resetování jádra IP. Výstupní port chip_id[63:0] uchovává hodnotu jedinečného ID čipu, dokud nezměníte konfiguraci zařízení nebo resetujete jádro IP.

Poznámka: Jádro Intel Chip ID IP nemá simulační model files. K ověření tohoto jádra IP společnost Intel doporučuje provést vyhodnocení hardwaru.

Obrázek 2: ID čipu Intel FPGA IP Core Porty

Tabulka 3: ID čipu Intel FPGA IP Core Ports Popis

Přístav	I/O	Velikost (bit)	Popis
clkin	Vstup	1	Přivádí hodinový signál do bloku ID čipu. Maximální podporované frekvence jsou následující: • Pro Intel Arria 10 a Intel Cyclone 10 GX: 30 MHz. • Pro Intel MAX 10, Stratix V, Arria V a Cyclone V: 100 MHz.
resetovat	Vstup	1	Synchronní reset, který resetuje jádro IP. Chcete-li resetovat jádro IP, aktivujte signál resetování na vysokou úroveň po dobu alespoň 10 cyklů clkin(1). Výstupní port chip_id [63:0] uchovává hodnotu jedinečného ID čipu, dokud znovu nenakonfigurujete zařízení nebo resetujete jádro IP.
data_valid	Výstup	1	Označuje, že jedinečné ID čipu je připraveno k načtení. Pokud je signál slabý, jádro IP je v počátečním stavu nebo probíhá načítání dat z ID pojistky. Poté, co jádro IP potvrdí signál, jsou data připravena k načtení na výstupním portu chip_id[63..0].
chip_id	Výstup	64	Označuje jedinečné ID čipu podle umístění příslušného ID pojistky. Data jsou platná až poté, co jádro IP potvrdí signál data_valid. Hodnota při zapnutí se resetuje na 0.

Přístup k jedinečnému ID čipu Intel Arria 10 FPGA IP a jedinečnému ID čipu Intel Cyclone 10 GX FPGA IP prostřednictvím signálu klepnutím

Poznámka: ID čipu Intel Arria 10 a Intel Cyclone 10 GX je nedostupné, pokud máte jiné systémy nebo jádra IP přistupující k JTAG zároveň. NapřampLogický analyzátor Signal Tap II, Transceiver Toolkit, signály nebo sondy v systému a jádro IP řadiče SmartVID.

Když přepnete signál resetování, začnou jádra Intel Arria 10 FPGA IP Unique Chip ID a Unique Chip ID Intel Cyclone 10 GX FPGA IP číst ID čipu ze zařízení Intel Arria 10 nebo Intel Cyclone 10 GX. Když je ID čipu připraveno, Unique Chip ID Intel Arria 10 FPGA IP a Unique Chip ID Intel Cyclone 10 GX FPGA IP jádra potvrdí signál data_valid a ukončí JTAG přístup.

Poznámka: Po úplné konfiguraci čipu povolte zpoždění ekvivalentní tCD2UM, než se pokusíte přečíst jedinečné ID čipu. Hodnotu tCD2UM naleznete v datovém listu příslušného zařízení.

Resetování ID čipu Intel FPGA IP Core

Chcete-li resetovat jádro IP, musíte aktivovat resetovací signál po dobu nejméně deseti hodinových cyklů. Poté, co zrušíte signál reset, jádro IP znovu načte jedinečné ID čipu z bloku ID pojistky. Jádro IP po dokončení operace potvrdí signál data_valid.

Poznámka: U zařízení Intel Arria 10, Intel Cyclone 10 GX, Intel MAX 10, Stratix V, Arria V a Cyclone V neresetujte jádro IP, dokud nebude alespoň tCD2UM po úplné inicializaci čipu. Hodnotu tCD2UM naleznete v datovém listu příslušného zařízení.

ID čipu Archivy uživatelské příručky Intel FPGA IP Cores

Pokud není uvedena verze jádra IP, platí uživatelská příručka pro předchozí verzi jádra IP.

Základní verze IP	Uživatelská příručka
18.1	ID čipu Uživatelská příručka Intel FPGA IP Cores
18.0	ID čipu Uživatelská příručka Intel FPGA IP Cores

Historie revizí dokumentu pro ID čipu Uživatelská příručka Intel FPGA IP Cores

Verze dokumentu	Intel Quartus® Prime verze	Změny
2022.09.26	20.3	Odebráno Nejlepší postupy projektového řízení odkaz. Aktualizováno Popis funkce v čipu ID Intel Stratix 10 FPGA IP Core. Aktualizováno Popis funkce v čipu ID Intel FPGA IP Cores.
2020.10.05	20.3	Aktualizován popis clkin a resetports v tabulce: ID čipu Intel FPGA IP Core Ports Popis zahrnout podrobnosti o Intel MAX 10. Aktualizováno Resetování ID čipu Intel FPGA IP Core sekce, která obsahuje podporu pro zařízení Intel MAX 10.
2019.05.17	19.1	Aktualizováno Resetování ID čipu Intel Stratix 10 FPGA IP Core téma přidat druhou poznámku týkající se pokynů pro instanci jádra IP.
2019.02.19	18.1	Přidána podpora pro zařízení Intel MAX 10 v IP jádra a podporovaná zařízení tabulka.
2018.12.24	18.1	Přidáno ID čipu Archivy uživatelské příručky Intel FPGA IP Cores sekce.  Restrukturalizoval dokument tak, aby poskytoval další podrobnosti o příslušných podporovaných zařízeních.
2018.06.08	18.0	Aktualizován popis readid portu. Aktualizován popis resetovacího portu.
2018.05.07	18.0	Přidán port readid pro čip ID Intel Stratix 10 FPGA IP IP core.

 

Datum	Verze	Změny
prosince 2017	2017.12.11	Aktualizovaný název dokumentu z Altera Unique Chip ID IP Core Uživatelská příručka. Přidáno Podpora zařízení sekce.  Kombinované a doplněné informace z Altera Arria 10 Unique Chip ID IP Core Uživatelská příručka a Stratix 10 Unique Chip ID IP Core Uživatelská příručka. Přeznačeno na Intel. Aktualizováno Popis funkce. Přidána podpora zařízení Intel Cyclone 10 GX.
května 2016	2016.05.02	Odebrány standardní základní informace IP a přidán odkaz na příručku Quartus Prime. Aktualizovaná poznámka o podpoře zařízení Arria 10.
září 2014	2014.09.02	• Aktualizovaný název dokumentu, aby odrážel nový název jádra IP „Altera Unique Chip ID“.

Datum	Verze	Změny
Srpen 2014	2014.08.18	Aktualizované kroky parametrizace pro starší editor parametrů. Přidána poznámka, že toto jádro IP nepodporuje návrhy Arria 10.
června 2014	2014.06.30	Informace MegaWizard Plug-In Manager byly nahrazeny katalogem IP. Přidány standardní informace o upgradu IP jader. Přidány standardní instalační a licenční informace. Byly odstraněny zastaralé informace o úrovni podpory zařízení. Podpora základních zařízení IP je nyní dostupná v katalogu IP a editoru parametrů.
září 2013	2013.09.20	Aktualizováno na přeformulování „Získání ID čipu zařízení FPGA“ na „Získání jedinečného ID čipu zařízení FPGA“
května 2013	1.0	Počáteční vydání.

Odeslat zpětnou vazbu

Dokumenty / zdroje

ID čipu intel FPGA IP jádra [pdfUživatelská příručka ID čipu FPGA IP jádra, ID čipu, FPGA IP jádra, IP jádra

Reference

• Uživatelská příručka