Uživatelská příručka GPIO Intel® FPGA IP

---

Zařízení Intel® Arria® 10 a Intel® Cyclone® 10 GX

Aktualizováno pro Intel® Quartus® Prime Design Suite: 21.2
IP verze: 20.0.0

Online verze                                                               ID: 683136
Odeslat zpětnou vazbu             ug-altera_gpio            Verze: 2021.07.15

---

GPIO Intel® FPGA IP jádro podporuje obecné I/O (GPIO) funkce a komponenty. GPIO můžete použít v obecných aplikacích, které nejsou specifické pro transceivery, paměťová rozhraní nebo LVDS.

Jádro GPIO IP je k dispozici pouze pro zařízení Intel Arria® 10 a Intel Cyclone® 10 GX. Pokud migrujete návrhy ze zařízení Stratix® V, Arria V nebo Cyclone V, musíte migrovat jádra ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR nebo ALTIOBUF IP.

Související informace

• IP Migration Flow pro zařízení Arria V, Cyclone V a Stratix V na straně 22
• Příručky pro implementaci I/O Intel Stratix 10
  Poskytuje základní uživatelskou příručku GPIOIP pro zařízení Intel Stratix 10.
• Úvod do Intel FPGA IP Cores
  Poskytuje obecné informace o všech IP jádrech Intel FPGA, včetně parametrizace, generování, upgradu a simulace IP jader.
• Vytváření verze-nezávislých IP a Qsys simulačních skriptů
  Vytvářejte simulační skripty, které nevyžadují ruční aktualizace pro upgrade softwaru nebo verze IP.
• Nejlepší postupy projektového řízení
  Pokyny pro efektivní správu a přenositelnost vašeho projektu a IP files.
• Archiv uživatelské příručky GPIO Intel FPGA IP na straně 24
  Poskytuje seznam uživatelských příruček pro předchozí verze jádra GPIO IP.
• Uživatelská příručka pro I/O s dvojitou přenosovou rychlostí (ALTDDIO_IN, ALTDDIO_OUT a ALTDDIO_BIDIR)
• I/O Buffer (ALTIOBUF) IP Core Uživatelská příručka

Informace o vydání pro GPIO Intel FPGA IP

Verze Intel FPGA IP odpovídají verzím softwaru Intel Quartus® Prime Design Suite až do verze 19.1. Počínaje softwarem Intel Quartus Prime Design Suite verze 19.2 má Intel FPGA IP nové schéma verzování.

---

Intel Corporation. Všechna práva vyhrazena. Intel, logo Intel a další značky Intel jsou ochranné známky společnosti Intel Corporation nebo jejích dceřiných společností. Společnost Intel zaručuje výkon svých FPGA a polovodičových produktů podle aktuálních specifikací v souladu se standardní zárukou společnosti Intel, ale vyhrazuje si právo provádět změny jakýchkoli produktů a služeb kdykoli bez upozornění. Společnost Intel nepřebírá žádnou odpovědnost nebo závazky vyplývající z aplikace nebo použití jakýchkoli informací, produktů nebo služeb popsaných v tomto dokumentu, pokud to není výslovně písemně odsouhlaseno společností Intel. Zákazníkům společnosti Intel se doporučuje získat nejnovější verzi specifikací zařízení dříve, než se budou spoléhat na jakékoli zveřejněné informace a než zadají objednávky na produkty nebo služby. *Jiná jména a značky mohou být nárokovány jako vlastnictví jiných.

ISO 9001: 2015 Registrováno

Číslo verze Intel FPGA IP (XYZ) se může měnit s každou verzí softwaru Intel Quartus Prime. Změna v:

• X označuje zásadní revizi IP. Pokud aktualizujete software Intel Quartus Prime, musíte obnovit IP.
• Y znamená, že IP obsahuje nové funkce. Obnovte svou IP adresu tak, aby zahrnovala tyto nové funkce.
• Z znamená, že IP obsahuje drobné změny. Obnovte svou IP adresu tak, aby zahrnovala tyto změny.

Tabulka 1. Informace o aktuální verzi GPIO Intel FPGA IP Core

Položka	Popis
IP verze	20.0.0
Verze Intel Quartus Prime	21.2
Datum vydání	2021.06.23

Funkce GPIO Intel FPGA IP

Jádro GPIO IP obsahuje funkce pro podporu I/O bloků zařízení. Ke konfiguraci jádra GPIO IP můžete použít editor parametrů Intel Quartus Prime.

Jádro GPIO IP poskytuje tyto komponenty:

• Dvojitý vstup/výstup datové rychlosti (DDIO) – digitální komponenta, která zdvojnásobuje nebo snižuje rychlost přenosu dat komunikačního kanálu.
• Řetězce zpoždění – nakonfigurujte řetězce zpoždění tak, aby prováděly specifické zpoždění a pomáhaly při uzavření časování I/O.
• I/O buffery – připojte podložky k FPGA.

GPIO Intel FPGA IP datové cesty

Obrázek 1. Vysoká úroveň View GPIO s jedním koncem

Tabulka 2. Režimy datové cesty jádra GPIO IP

Datová cesta	Režim registrace
	Bypass	Jednoduchá registrace	DDR I/O
			Plná sazba	Poloviční sazba
Vstup	Data jdou od zpožďovacího prvku do jádra a obcházejí všechny I/O s dvojnásobnou rychlostí přenosu dat (DDIO).	DDIO s plnou rychlostí funguje jako jednoduchý registr a obchází DDIO s poloviční rychlostí. Montér si vybere, zda zabalí registr do I/O nebo jej implementuje do jádra, v závislosti na oblasti a kompromisech načasování.	DDIO s plnou sazbou funguje jako běžný DDIO a obchází DDIO s poloviční sazbou.	Plnohodnotné DDIO funguje jako běžné DDIO. DDIO s poloviční rychlostí převádějí data s plnou rychlostí na data s poloviční rychlostí.
Výstup	Data jdou z jádra přímo do zpožďovacího prvku a obcházejí všechna DDIO.	DDIO s plnou rychlostí funguje jako jednoduchý registr a obchází DDIO s poloviční rychlostí. Montér si vybere, zda zabalí registr do I/O nebo jej implementuje do jádra, v závislosti na oblasti a kompromisech načasování.	DDIO s plnou sazbou funguje jako běžný DDIO a obchází DDIO s poloviční sazbou.	Plnohodnotné DDIO funguje jako běžné DDIO. DDIO s poloviční rychlostí převádějí data s plnou rychlostí na data s poloviční rychlostí.
Obousměrný	Výstupní vyrovnávací paměť řídí jak výstupní pin, tak vstupní vyrovnávací paměť.	Plnohodnotný DDIO funguje jako jednoduchý registr. Výstupní vyrovnávací paměť řídí jak výstupní pin, tak vstupní vyrovnávací paměť.	Plnohodnotné DDIO funguje jako běžné DDIO. Výstupní vyrovnávací paměť řídí jak výstupní pin, tak vstupní vyrovnávací paměť. Vstupní vyrovnávací paměť pohání sadu tří klopných obvodů.	Plnohodnotné DDIO funguje jako běžné DDIO. DDIO s poloviční rychlostí převádějí data s plnou rychlostí na poloviční. Výstupní vyrovnávací paměť řídí jak výstupní pin, tak vstupní vyrovnávací paměť. Vstupní vyrovnávací paměť pohání sadu tří klopných obvodů.

Pokud používáte asynchronní jasné a přednastavené signály, všechny DDIO sdílejí stejné signály.

Poloviční a plné DDIO se připojují k samostatným hodinám. Když používáte DDIO s poloviční rychlostí a plnou rychlostí, musí hodiny s plnou frekvencí běžet na dvojnásobku poloviční frekvence. Pro splnění požadavků na časování můžete použít různé fázové vztahy.

Související informace
Vysoké a nízké bity vstupní a výstupní sběrnice na straně 12

Vstupní cesta

Pad posílá data do vstupní vyrovnávací paměti a vstupní vyrovnávací paměť napájí zpožďovací prvek. Poté, co data přejdou na výstup zpožďovacího prvku, programovatelné bypassové multiplexery vyberou funkce a cesty k použití. Každá vstupní cesta obsahuje dvě stages DDIO, které jsou plné a poloviční sazby.

Obrázek 2. Zjednodušeno View jednokoncové vstupní cesty GPIO

1. Pad přijímá data.
2. DDIO IN (1) zachycuje data o náběžné a sestupné hraně ck_fr a odesílá data, signály (A) a (B) v následujícím obrázku tvaru vlny, při jedné datové rychlosti.
3. DDIO IN (2) a DDIO IN (3) snižují rychlost přenosu dat na polovinu.
4. dout[3:0] prezentuje data jako sběrnici poloviční rychlosti.

Obrázek 3. Průběh vstupní cesty v režimu DDIO s konverzí poloviční rychlosti

Na tomto obrázku data přecházejí z hodin s plnou rychlostí při dvojnásobné rychlosti přenosu dat na hodiny s poloviční rychlostí při jediné rychlosti přenosu dat. Přenosová rychlost se vydělí čtyřmi a ve stejném poměru se zvětší i velikost sběrnice. Celková propustnost přes jádro GPIO IP zůstává nezměněna.

Skutečný časový vztah mezi různými signály se může lišit v závislosti na konkrétní konstrukci, zpožděních a fázích, které zvolíte pro takty s plnou a poloviční rychlostí.

Poznámka: Jádro GPIO IP nepodporuje dynamickou kalibraci obousměrných pinů. Pro aplikace, které vyžadují dynamickou kalibraci obousměrných kolíků, viz související informace.

Související informace

• PHY Lite pro paralelní rozhraní Uživatelská příručka Intel FPGA IP Core: Zařízení Intel Stratix 10, Intel Arria 10 a Intel Cyclone 10 GX
  Poskytuje více informací pro aplikace, které vyžadují dynamické OCT pro obousměrné kolíky.
• Cesty povolení výstupu a výstupu na straně 7

Výstup a výstup povolit cesty

Výstupní zpožďovací prvek posílá data do padu přes výstupní vyrovnávací paměť.

Každá výstupní cesta obsahuje dvě stages DDIO, které jsou poloviční a plné sazby.

Obrázek 4. Zjednodušeno View jednokoncové výstupní cesty GPIO

Obrázek 5. Křivka výstupní cesty v režimu DDIO s konverzí poloviční rychlosti

Obrázek 6. Zjednodušeno View cesty povolit výstup

Rozdíl mezi výstupní cestou a cestou povolení výstupu (OE) je v tom, že cesta OE neobsahuje DDIO s plnou rychlostí. Pro podporu implementací sbaleného registru v cestě OE funguje jednoduchý registr jako DDIO s plnou rychlostí. Ze stejného důvodu je přítomen pouze jeden poloviční DDIO.

Cesta OE funguje v následujících třech základních režimech:

• Bypass – jádro posílá data přímo do zpožďovacího prvku a obchází všechny DDIO.
• Packed Register—obchází poloviční rychlost DDIO.
• Výstup SDR s poloviční rychlostí – DDIO s poloviční rychlostí převádějí data z plné rychlosti na poloviční.

Poznámka: Jádro GPIO IP nepodporuje dynamickou kalibraci obousměrných pinů. Pro aplikace, které vyžadují dynamickou kalibraci obousměrných kolíků, viz související informace.

Související informace

• PHY Lite pro paralelní rozhraní Uživatelská příručka Intel FPGA IP Core: Zařízení Intel Stratix 10, Intel Arria 10 a Intel Cyclone 10 GX
  Poskytuje více informací pro aplikace, které vyžadují dynamické OCT pro obousměrné kolíky.
• Vstupní cesta na straně 5

Signály rozhraní GPIO Intel FPGA IP

V závislosti na nastavení parametrů, které určíte, jsou pro jádro GPIO IP k dispozici různé signály rozhraní.

Obrázek 7. GPIO IP Core Interfaces

Obrázek 8. Signály rozhraní GPIO

Tabulka 3. Signály rozhraní Pad

Rozhraní podložky je fyzické připojení jádra GPIO IP k podložce. Toto rozhraní může být vstupní, výstupní nebo obousměrné rozhraní, v závislosti na konfiguraci jádra IP. V této tabulce je SIZE šířka dat zadaná v editoru základních parametrů IP.

Název signálu	Směr	Popis
pad_in[VELIKOST-1:0]	Vstup	Vstupní signál z padu.
pad_in_b[VELIKOST-1:0]	Vstup	Záporný uzel diferenciálního vstupního signálu z podložky. Tento port je k dispozici, pokud zapnete Použijte rozdílovou vyrovnávací paměť volba.
pad_out[VELIKOST-1:0]	Výstup	Výstupní signál do padu.
pad_out_b[VELIKOST-1:0]	Výstup	Záporný uzel diferenciálního výstupního signálu do padu. Tento port je k dispozici, pokud zapnete Použijte rozdílovou vyrovnávací paměť volba.
pad_io[VELIKOST-1:0]	Obousměrný	Obousměrné propojení signálu s podložkou.
pad_io_b[VELIKOST-1:0]	Obousměrný	Záporný uzel spojení diferenciálního obousměrného signálu s podložkou. Tento port je k dispozici, pokud zapnete Použijte rozdílovou vyrovnávací paměť volba.

Tabulka 4. Signály datového rozhraní

Datové rozhraní je vstupní nebo výstupní rozhraní od jádra GPIO IP k jádru FPGA. V této tabulce je SIZE šířka dat zadaná v editoru základních parametrů IP.

Název signálu	Směr	Popis
din[DATA_SIZE-1:0]	Vstup	Vstup dat z jádra FPGA ve výstupním nebo obousměrném režimu. DATA_SIZE závisí na režimu registrace: Bypass nebo jednoduchý registr — DATA_SIZE = SIZE DDIO bez logiky poloviční rychlosti – DATA_SIZE = 2 × SIZE DDIO s logikou poloviční rychlosti – DATA_SIZE = 4 × SIZE
dout[DATA_SIZE-1:0]	Výstup	Výstup dat do jádra FPGA ve vstupním nebo obousměrném režimu, DATA_SIZE závisí na režimu registrace: Bypass nebo jednoduchý registr — DATA_SIZE = SIZE DDIO bez logiky poloviční rychlosti – DATA_SIZE = 2 × SIZE DDIO s logikou poloviční rychlosti – DATA_SIZE = 4 × SIZE
oe[OE_SIZE-1:0]	Vstup	OE vstup z jádra FPGA ve výstupním režimu s Povolit port povolení výstupu zapnutý nebo obousměrný režim. OE je aktivní vysoká. Při přenosu dat nastavte tento signál na 1. Při příjmu dat nastavte tento signál na 0. OE_SIZE závisí na režimu registru: Bypass nebo jednoduchý registr — DATA_SIZE = SIZE DDIO bez logiky poloviční rychlosti – DATA_SIZE = SIZE DDIO s logikou poloviční rychlosti – DATA_SIZE = 2 × SIZE

Tabulka 5. Signály rozhraní hodin

Rozhraní hodin je rozhraní vstupních hodin. Skládá se z různých signálů v závislosti na konfiguraci. Jádro GPIO IP může mít nula, jeden, dva nebo čtyři hodinové vstupy. Porty hodin se v různých konfiguracích zobrazují odlišně, aby odrážely skutečnou funkci vykonávanou hodinovým signálem.

Název signálu	Směr	Popis
ck	Vstup	Ve vstupních a výstupních cestách tyto hodiny napájí komprimovaný registr nebo DDIO, pokud vypnete Logika poloviční sazby parametr. V obousměrném režimu jsou tyto hodiny jedinečnými hodinami pro vstupní a výstupní cesty, pokud vypnete Samostatné vstupní/výstupní hodiny parametr.
ck_fr	Vstup	Ve vstupních a výstupních cestách tyto hodiny napájejí plnou a poloviční rychlost DDIO, pokud zapnete Logika poloviční sazby parametr. V obousměrném režimu používají vstupní a výstupní cesty tyto hodiny, pokud vypnete Samostatné vstupní/výstupní hodiny parametr.
ck_hr
ck_in	Vstup	V obousměrném režimu tyto hodiny napájejí komprimovaný registr nebo DDIO ve vstupní a výstupní cestě, pokud zadáte obě tato nastavení: Vypněte Logika poloviční sazby parametr. Zapněte Samostatné vstupní/výstupní hodiny parametr.
ck_out
ck_fr_in	Vstup	V obousměrném režimu tyto hodiny napájejí plnou a poloviční rychlost DDIOS ve vstupní a výstupní cestě, pokud zadáte obě tato nastavení Zapněte Logika poloviční sazby parametr. Zapněte Samostatné vstupní/výstupní hodiny parametr. Napřample, ck_fr_out dodává plnou rychlost DDIO ve výstupní cestě.
ck_fr_out
ck_hr_in
ck_hr_out
Cke	Vstup	Aktivace hodin.

Tabulka 6. Signály ukončovacího rozhraní

Ukončovací rozhraní spojuje jádro GPIO IP s I/O buffery.

Název signálu	Směr	Popis
řízení ukončení série	Vstup	Vstup z řídicího bloku ukončení (OCT) do vyrovnávacích pamětí. Nastavuje hodnotu impedance sériové vyrovnávací paměti.
kontrola paralelního ukončení	Vstup	Vstup z řídicího bloku ukončení (OCT) do vyrovnávacích pamětí. Nastavuje hodnotu paralelní impedance vyrovnávací paměti.

Tabulka 7. Resetujte signály rozhraní

Resetovací rozhraní spojuje jádro GPIO IP s DDIO.

Název signálu	Směr	Popis
sclr	Vstup	Synchronní čistý vstup. Není k dispozici, pokud povolíte sset.
aclr	Vstup	Asynchronní čistý vstup. Aktivní vysoká. Není k dispozici, pokud aktivujete položku.
aktivum	Vstup	Vstup asynchronní sady. Aktivní vysoká. Není k dispozici, pokud povolíte aclr.
sset	Vstup	Vstup synchronní sady. Není k dispozici, pokud povolíte sclr.

Související informace
Vysoké a nízké bity vstupní a výstupní sběrnice na straně 12

Sdílené signály

• Vstupní, výstupní a OE cesty sdílejí stejné jasné a přednastavené signály.
• Výstup a OE cesta sdílí stejné hodinové signály.

Datové bitové pořadí pro datové rozhraní

Obrázek 9. Konvence bitového pořadí dat

Tento obrázek ukazuje konvenci bitového pořadí pro datové signály din, dout a oe.

• Pokud je hodnota velikosti datové sběrnice SIZE, je LSB v poloze úplně vpravo.
• Pokud je hodnota velikosti datové sběrnice 2 × SIZE, sběrnice se skládá ze dvou slov SIZE .
• Pokud je velikost datové sběrnice 4 × SIZE, je sběrnice tvořena čtyřmi slovy SIZE.
• LSB je u každého slova úplně vpravo.
• Slovo úplně vpravo určuje první slovo, které vychází pro výstupní sběrnice a první slovo přichází pro vstupní sběrnice.

Související informace
Vstupní cesta na straně 5

Vysoké a nízké bity vstupní a výstupní sběrnice

Vysoké a nízké bity ve vstupních nebo výstupních signálech jsou zahrnuty ve vstupních a výstupních sběrnicích din a dout.

Vstupní sběrnice

Pro din sběrnici, pokud datain_h a datain_l jsou horní a dolní bity, přičemž každá šířka je datain_width:

• datain_h = din[(2 × datain_width – 1):datain_width]
• datain_l = din[(šířka_dat – 1):0]

Napřample, pro din[7:0] = 8'b11001010:

• datain_h = 4'b1100
• datain_l = 4'b1010

Výstupní sběrnice

Pro sběrnici dout, pokud dataout_h a dataout_l jsou horní a dolní bity, přičemž každá šířka je dataout_width:

• dataout_h = dout[(2 × dataout_width – 1):dataout_width]
• dataout_l = dout[(dataout_width – 1):0]

Napřample, pro dout[7:0] = 8'b11001010:

• dataout_h = 4'b1100
• dataout_l = 4'b1010

Signály datového rozhraní a odpovídající hodiny

Tabulka 8. Signály datového rozhraní a odpovídající hodiny

Název signálu	Konfigurace parametrů			Hodiny
	Režim registrace	Poloviční sazba	Samostatné hodiny
rámus	Jednoduchá registrace DDIO	Vypnuto	Vypnuto	ck
	DDIO	On	Vypnuto	ck_hr
	Jednoduchá registrace DDIO	Vypnuto	On	ck_in
	DDIO	On	On	ck_hr_in
dout oe	Jednoduchá registrace DDIO	Vypnuto	Vypnuto	ck
	DDIO	On	Vypnuto	ck_hr
	Jednoduchá registrace DDIO	Vypnuto	On	ck_out
	DDIO	On	On	ck_hr_out
sclr sset Všechny padací signály	Jednoduchá registrace DDIO	Vypnuto	Vypnuto	ck
	DDIO	On	Vypnuto	ck_fr
	Jednoduchá registrace DDIO	Vypnuto	On	Vstupní cesta: ck_in Výstupní cesta: ck_out
	DDIO	On	On	Vstupní cesta: ck_fr_in Výstupní cesta: ck_fr_out

Ověření využití zdrojů a výkonu návrhu

Podrobnosti o využití zdrojů a výkonu vašeho návrhu naleznete v sestavách kompilace Intel Quartus Prime.

1. V nabídce klikněte na Zpracování ➤ Spusťte kompilaci spustit úplnou kompilaci.
2. Po sestavení návrhu klikněte Zpracování ➤ Kompilační zpráva.
3. Pomocí Obsah, přejděte na Montér ➤ Sekce zdrojů.
   A. Na view informace o využití zdrojů, vyberte Shrnutí využití zdrojů.
   b. do view informace o využití zdrojů, vyberte Využití zdrojů entitou.

Nastavení parametrů IP GPIO Intel FPGA

Nastavení parametrů pro jádro GPIO IP můžete nastavit v softwaru Intel Quartus Prime. Existují tři skupiny možností: Generál, Buffera Registry.

Tabulka 9. Základní parametry GPIO IP – Obecné

Parametr	Stav	Povolené hodnoty	Popis
Směr dat	—	Vstup Výstup  Bidir	Určuje směr dat pro GPIO.
Šířka dat	—	1 až 128	Určuje šířku dat.
Použijte starší názvy portů nejvyšší úrovně	—	On Vypnuto	Použijte stejné názvy portů jako u zařízení Stratix V, Arria V a Cyclone V. Napřample, dout se změní na dataout_h a dataout_l a din se změní na datain_h a datain_l. Poznámka: Chování těchto portů je jiné než u zařízení Stratix V, Arria V a Cyclone V. Pokyny k migraci naleznete v souvisejících informacích.

Tabulka 10. Parametry jádra IP GPIO – Buffer

Parametr	Stav	Povolené hodnoty	Popis
Použijte rozdílovou vyrovnávací paměť	—	On  Vypnuto	Pokud je zapnuto, povolí rozdílové I/O vyrovnávací paměti.
Použijte pseudo diferenciální vyrovnávací paměť	Směr dat = výstup Použít rozdílovou vyrovnávací paměť = Zapnuto	On  Vypnuto	Pokud je zapnuto ve výstupním režimu, povolí pseudodiferenciální výstupní vyrovnávací paměti. Tato možnost se automaticky zapne pro obousměrný režim, pokud zapnete Použijte rozdílovou vyrovnávací paměť.
Použijte sběrnicový obvod	Směr dat = Vstup nebo Bidir Použít rozdílovou vyrovnávací paměť = Vypnuto	On  Vypnuto	Je-li zapnutý, obvody pro udržení sběrnice mohou slabě zadržovat signál na I/O pinu v jeho posledním řízeném stavu, kdy stav výstupní vyrovnávací paměti bude 1 nebo 0, ale ne s vysokou impedancí.
Použijte otevřený odtokový výstup	Směr dat = Výstup nebo Bidir Použít rozdílovou vyrovnávací paměť = Vypnuto	On  Vypnuto	Pokud je zapnutý, výstup otevřeného vypouštění umožňuje zařízení poskytovat řídicí signály na úrovni systému, jako jsou signály přerušení a povolení zápisu, které mohou být aktivovány více zařízeními ve vašem systému.
Povolit port povolení výstupu	Směr dat = výstup	On  Vypnuto	Pokud je zapnuto, povolí vstup uživatele do portu OE. Tato možnost je automaticky zapnuta pro obousměrný režim.
Povolit sériové / paralelní ukončení portů	—	On  Vypnuto	Pokud je zapnuto, povolí porty řízení sériového ukončení a řízení paralelního ukončení výstupní vyrovnávací paměti.

Tabulka 11. Základní parametry GPIO IP – Registry

Parametr	Stav	Povolené hodnoty	Popis
Režim registrace	—	Žádný  Jednoduchý registr  DDIO	Určuje režim registrace pro jádro GPIO IP: Žádný—určuje jednoduché drátové připojení z/do vyrovnávací paměti. Jednoduchý registr—určuje, že DDIO se používá jako jednoduchý registr v režimu jediné rychlosti přenosu dat (SDR). Montér může tento registr zabalit do I/O. DDIO— určuje, že jádro IP používá DDIO.
Povolit synchronní vymazání / přednastavený port	Režim registrace = DDIO	Žádný  Jasný  Přednastaveno	Určuje, jak implementovat port synchronního resetu. Žádný—Zakáže port synchronního resetu. Jasný—Povoluje portu SCLR pro synchronní mazání. Přednastaveno—Povoluje port SSET pro synchronní přednastavení.
Povolit asynchronní čistý / přednastavený port	Režim registrace = DDIO	Žádný  Jasný  Přednastaveno	Určuje, jak implementovat port asynchronního resetu. Žádný—Zakáže port asynchronního resetu. Jasný—Povoluje port ACLR pro asynchronní mazání. Přednastaveno—Povoluje port ASET pro asynchronní předvolbu. Signály ACLR a ASET jsou aktivní vysoko.
Povolit porty pro povolení hodin	Režim registrace = DDIO	On  Vypnuto	On—odhalí port pro aktivaci hodin (CKE), který vám umožní ovládat, kdy jsou data nataktována nebo odpojena. Tento signál zabraňuje předávání dat bez vaší kontroly. Vypnuto—Clock enable port není odkryt a data vždy procházejí registrem automaticky.
Logika poloviční sazby	Režim registrace = DDIO	On  Vypnuto	Pokud je zapnuto, povolí poloviční rychlost DDIO.
Samostatné vstupní / výstupní hodiny	Směr dat = Bidir  Režim registrace = Jednoduchý registr nebo DDIO	On  Vypnuto	Pokud je zapnuto, povolí samostatné hodiny (CK_IN a CK_OUT) pro vstupní a výstupní cesty v obousměrném režimu.

Související informace

• Vysoké a nízké bity vstupní a výstupní sběrnice na straně 12
• Směrnice: Zaměňte porty datain_h a datain_l v migrované IP na straně 23

Registrovat balení

Jádro GPIO IP vám umožňuje zabalit registraci do periferie, abyste ušetřili oblast a využití zdrojů.

Plnohodnotné DDIO na vstupní a výstupní cestě můžete nakonfigurovat jako klopný obvod. Chcete-li tak učinit, přidejte přiřazení .qsf uvedená v této tabulce.

Tabulka 12. Registrace Packing QSF Assignments

Cesta	Zadání QSF
Balení vstupního registru	QSF Assignment set_instance_assignment -name FAST_INPUT_REGISTER ON -to
Balení výstupního registru	set_instance_assignment -name FAST_OUTPUT_REGISTER ON -to
Výstup umožňuje sbalení registrů	set_instance_assignment -name FAST_OUTPUT_ENABLE_REGISTER ON -to

Poznámka: Tato přiřazení nezaručují zabalení registru. Tato přiřazení však umožňují montérovi najít legální umístění. Jinak Fitter drží žabku v jádru.

GPIO Intel FPGA IP časování

Výkon jádra GPIO IP závisí na omezeních I/O a fázích hodin. Chcete-li ověřit časování vaší konfigurace GPIO, společnost Intel doporučuje použít analyzátor časování.

Související informace
Intel Quartus Prime Timing Analyzer

Složky časování

Komponenty časování jádra GPIO IP se skládají ze tří cest.

• Cesty I/O rozhraní – od FPGA k externím přijímacím zařízením a od externích vysílacích zařízení k FPGA.
• Cesty rozhraní jádra dat a hodin – od I/O k jádru a od jádra k I/O.
• Přenosové cesty — od poloviční sazby k plné rychlosti DDIO a od plné rychlosti k poloviční rychlosti DDIO.

Poznámka: Timing Analyzer považuje cestu uvnitř bloků DDIO_IN a DDIO_OUT za černé skříňky.

Obrázek 10. Komponenty časování vstupní cesty

Obrázek 11. Komponenty časování výstupní cesty

Obrázek 12. Output Enable Path Timing Components

Prvky zpoždění

Software Intel Quartus Prime automaticky nenastavuje prvky zpoždění, aby se maximalizovala prodleva v analýze časování I/O. Chcete-li ukončit časování nebo maximalizovat prodlevu, nastavte prvky zpoždění ručně v nastavení Intel Quartus Prime file (.qsf).

Tabulka 13. Prvky zpoždění Přiřazení .qsf

Zadejte tato přiřazení v souboru .qsf pro přístup k prvkům zpoždění.

Prvek zpoždění	Zadání .qsf
Prvek vstupního zpoždění	set_instance_assignment to -name INPUT_DELAY_CHAIN ​​<0..63>
Prvek výstupního zpoždění	set_instance_assignment to -name OUTPUT_DELAY_CHAIN ​​<0..15>
Výstup Enable Delay Element	set_instance_assignment to -name OE_DELAY_CHAIN ​​<0..15>

Analýza časování

Software Intel Quartus Prime automaticky negeneruje omezení časování SDC pro jádro GPIO IP. Časová omezení musíte zadat ručně.

Postupujte podle pokynů pro načasování a exampsouborů, abyste zajistili, že analyzátor časování správně analyzuje časování I/O.

• Chcete-li provést správnou analýzu časování pro cesty I/O rozhraní, určete omezení na úrovni systému datových kolíků vůči kolíku systémových hodin v souboru .sdc file.
• Chcete-li provést správnou analýzu časování pro cesty rozhraní jádra, definujte tato nastavení hodin v souboru .sdc file:
  — Hodiny do základních registrů
  — Hodiny do I/O registrů pro režimy jednoduchého registru a DDIO

Související informace
AN 433: Omezení a analýza zdrojově-synchronních rozhraní
Popisuje techniky pro omezení a analýzu zdrojově-synchronních rozhraní.

Jednotný vstupní registr datové rychlosti

Obrázek 13. Vstupní registr Single Data Rate

Tabulka 14. Jednotný vstupní registr datové rychlosti Příkaz .sdc Přamples

Příkaz	Příkaz Přample	Popis
vytvořit_hodiny	create_clock -name sdr_in_clk -period „100 MHz“ sdr_in_clk	Vytvoří nastavení hodin pro vstupní hodiny.
set_input_delay	set_input_delay -clock sdr_in_clk 0.15 sdr_in_data	Dává pokyn analyzátoru časování, aby analyzoval časování vstupních I/O se vstupním zpožděním 0.15 ns.

Registr vstupu DDIO s plnou nebo poloviční sazbou

Vstupní strana vstupních registrů DDIO s plnou rychlostí a poloviční rychlostí je stejná. Systém můžete správně omezit pomocí virtuálních hodin k modelování vysílače mimo čip na FPGA.

Obrázek 14. Vstupní registr DDIO s plnou nebo poloviční rychlostí

Tabulka 15. Full-Rate nebo Half-Rate DDIO Input Register .sdc Příkaz Přamples

Příkaz	Příkaz Přample	Popis
vytvořit_hodiny	create_clock -name virtual_clock -období "200 MHz" create_clock -name ddio_in_clk -období „200 MHz“ ddio_in_clk	Vytvořte nastavení hodin pro virtuální hodiny a hodiny DDIO.
set_input_delay	set_input_delay -clock virtual_clock 0.25 ddio_in_data set_input_delay -add_delay -clock_fall -clock virtual_clock 0.25 ddio_in_data	Požádejte analyzátor časování, aby analyzoval kladnou hranu hodin a zápornou hranu hodin přenosu. Všimněte si -add_delay v druhém příkazu set_input_delay.
set_false_path	set_false_path -fall_from virtual_clock -rise_to ddio_in_clk set_false_path -rise_from virtual_clock -fall_to ddio_in_clk	Instruujte analyzátor časování, aby ignoroval kladnou hodinovou hranu k registru spouštěnému zápornou hranou a zápornou hranu hodin k registru spouštěnému kladnou hranou. Poznámka: Frekvence ck_hr musí být poloviční než frekvence ck_fr. Pokud I/O PLL řídí hodiny, můžete zvážit použití příkazu derive_pll_clocks .sdc.

Jednotný výstupní registr datové rychlosti

Obrázek 15. Jednotný výstupní registr datové rychlosti

Tabulka 16. Jednotný výstupní registr datové rychlosti Příkaz .sdc Přamples

Příkaz	Příkaz Přample	Popis
create_clock a create_generated_clock	create_clock -name sdr_out_clk -období „100 MHz“ sdr_out_clk create_generated_clock -source sdr_out_clk -name sdr_out_outclk sdr_out_outclk	Vygenerujte zdrojové hodiny a výstupní hodiny pro přenos.
set_output_delay	set_output_delay -clock sdr_out_clk 0.45 sdr_out_data	Dává pokyn analyzátoru časování, aby analyzoval výstupní data k přenosu proti výstupním hodinám k přenosu.

Registr výstupu DDIO s plnou nebo poloviční sazbou

Výstupní strana výstupních registrů DDIO s plnou rychlostí a poloviční rychlostí je stejná.

Tabulka 17. Výstupní registr DDIO Příkaz .sdc Přamples

Příkaz	Příkaz Přample	Popis
create_clock a create_generated_clock	create_clock -name ddio_out_fr_clk -období „200 MHz“ ddio_out_fr_clk create_generated_clock -source ddio_out_fr_clk -name ddio_out_fr_outclk ddio_out_fr_outclk	Vygenerujte hodiny pro DDIO a hodiny pro vysílání.
set_output_delay	set_output_delay -clock ddio_out_fr_outclk 0.55 ddio_out_fr_data set_output_delay -add_delay -clock_fall -clock ddio_out_fr_outclk 0.55 ddio_out_fr_data	Dejte pokyn analyzátoru časování, aby analyzoval kladná a záporná data v porovnání s výstupními hodinami.
set_false_path	set_false_path -rise_from ddio_out_fr_clk -fall_to ddio_out_fr_outclk set_false_path -fall_from ddio_out_fr_clk -rise_to ddio_out_fr_outclk	Instruujte analyzátor časování, aby ignoroval vzestupnou hranu zdrojových hodin proti sestupné hraně výstupních hodin a sestupnou hranu zdrojových hodin proti vzestupné hraně výstupních hodin.

Pokyny pro načasování uzavření

U vstupních registrů GPIO se vstupní I/O přenos pravděpodobně nezdaří, pokud nenastavíte řetězec zpoždění vstupu. Toto selhání je způsobeno tím, že zpoždění hodin je větší než zpoždění dat.

Chcete-li dodržet dobu zadržení, přidejte do cesty vstupních dat zpoždění pomocí řetězce vstupního zpoždění. Obecně je vstupní zpoždění řetězce kolem 60 ps na krok při 1 rychlostním stupni. Chcete-li získat přibližné nastavení řetězce vstupního zpoždění pro předání časování, vydělte zápornou volnost přidržení 60 ps.

Pokud však I/O PLL řídí hodiny vstupních registrů GPIO (režim jednoduchého registru nebo DDIO), můžete nastavit režim kompenzace na synchronní režim zdroje. Montér se pokusí nakonfigurovat I/O PLL pro lepší nastavení a podrží volnost pro analýzu časování vstupních I/O.

U registrů povolení výstupu GPIO a povolení výstupu můžete přidat zpoždění k výstupním datům a hodinám pomocí řetězců zpoždění povolení výstupu a výstupu.

• Pokud zaznamenáte porušení času nastavení, můžete zvýšit nastavení řetězce zpoždění výstupních hodin.
• Pokud zaznamenáte porušení doby zadržení, můžete zvýšit nastavení řetězce zpoždění výstupních dat.

GPIO Intel FPGA IP Design Examples

Jádro GPIO IP může generovat design napřampsoubory, které odpovídají vaší konfiguraci IP v editoru parametrů. Tyto designy můžete použít napřamples jako reference pro vytvoření instance jádra IP a očekávaného chování v simulacích.

Můžete vytvořit design napřampsoubory z editoru základních parametrů GPIO IP. Po nastavení požadovaných parametrů klepněte na Generovat Přample Design. IP jádro generuje design exampzdroj files v adresáři, který určíte.

Obrázek 16. Zdroj Files v Generated Design Example Adresář

Poznámka: Soubor .qsys files jsou pro vnitřní použití při navrhování napřamppouze generace. Tyto soubory .qsys nemůžete upravovat files.

GPIO IP Core Synthesizable Intel Quartus Prime Design Example

Syntetizovatelný design napřample je systém Platform Designer připravený na kompilaci, který můžete zahrnout do projektu Intel Quartus Prime.

Generování a používání návrhu Přample

Pro vytvoření syntetizovatelného Intel Quartus Prime design example od zdroje files, spusťte následující příkaz v návrhu exampadresář:

quartus_sh -t make_qii_design.tcl

Chcete-li určit přesné zařízení, které chcete použít, spusťte následující příkaz:

quartus_sh -t make_qii_design.tcl [název_zařízení]

Skript TCL vytvoří adresář qii, který obsahuje projekt ed_synth.qpf file. Tento projekt můžete otevřít a zkompilovat v softwaru Intel Quartus Prime.

GPIO IP Core Simulation Design Přample

Návrh simulace example používá vaše nastavení základních parametrů IP GPIO k vytvoření instance IP připojené k simulačnímu ovladači. Řidič generuje náhodný provoz a interně kontroluje zákonnost odchozích dat.

Pomocí designu napřample, můžete spustit simulaci pomocí jediného příkazu v závislosti na simulátoru, který používáte. Simulace ukazuje, jak můžete využít jádro GPIO IP.

Generování a používání návrhu Přample

Pro vytvoření návrhu simulace napřample od zdroje files pro simulátor Verilog spusťte následující příkaz v návrhu exampadresář:

quartus_sh -t make_sim_design.tcl

Pro vytvoření návrhu simulace napřample od zdroje files pro simulátor VHDL spusťte v návrhu příklad následující příkazampadresář:

quartus_sh -t make_sim_design.tcl VHDL

Skript TCL vytvoří adresář sim, který obsahuje podadresáře – jeden pro každý podporovaný simulační nástroj. Skripty pro každý simulační nástroj najdete v odpovídajících adresářích.

IP Migration Flow pro zařízení Arria V, Cyclone V a Stratix V

Tok migrace IP umožňuje migrovat jádra IP ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR a ALTIOBUF zařízení Arria V, Cyclone V a Stratix V na jádro GPIO IP zařízení Intel Arria 10 a Intel Cyclone 10 GX.

Tento tok migrace IP konfiguruje jádro IP GPIO tak, aby odpovídalo nastavení jader IP ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR a ALTIOBUF, což vám umožní regenerovat jádro IP.

Poznámka: Některá jádra IP podporují tok migrace IP pouze v určitých režimech. Pokud je vaše jádro IP v režimu, který není podporován, možná budete muset spustit Editor parametrů IP pro jádro IP GPIO a nakonfigurovat jádro IP ručně.

Migrace vašich IP jader ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR a ALTIOBUF

Chcete-li migrovat jádra ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR a ALTIOBUF IP na jádro GPIO Intel FPGA IP IP, postupujte takto:

1. Otevřete své jádro IP ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR nebo ALTIOBUF v Editoru parametrů IP.
2. V Aktuálně vybraná rodina zařízení, vyberte Intel Arria 10 or Cyklon Intel 10 GX.
3. Klikněte Dokončit otevřete Editor parametrů IP GPIO.
   Editor parametrů IP konfiguruje základní nastavení IP GPIO podobně jako nastavení jádra ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR nebo ALTIOBUF.
4. Pokud jsou mezi těmito dvěma nastaveními nekompatibilní, vyberte nová podporovaná nastavení.
5. Klikněte Dokončit k regeneraci jádra IP.
6. Nahraďte instanci jádra ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR nebo ALTIOBUF IP v RTL jádrem GPIO IP.

Poznámka: Názvy základních portů IP GPIO se nemusí shodovat s názvy základních portů IP ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR nebo ALTIOBUF. Pouhá změna názvu jádra IP při vytváření instance proto nemusí stačit.

Související informace
Vysoké a nízké bity vstupní a výstupní sběrnice na straně 12

Směrnice: Zaměňte porty datain_h a datain_l v migrované IP

Když migrujete svou GPIO IP z předchozích zařízení do jádra GPIO IP, můžete ji zapnout Použijte starší názvy portů nejvyšší úrovně možnost v editoru základních parametrů GPIO IP. Chování těchto portů v jádru GPIO IP je však jiné než v jádrech IP používaných pro zařízení Stratix V, Arria V a Cyclone V.

Jádro GPIO IP přivádí tyto porty k výstupním registrům na těchto hranách hodin:

• datain_h — na vzestupné hraně outclocku
• datain_l — na sestupné hraně outclocku

Pokud jste migrovali GPIO IP ze zařízení Stratix V, Arria V a Cyclone V, prohoďte porty datain_h a datain_l při vytváření instance IP generované jádrem GPIO IP.

Související informace
Vysoké a nízké bity vstupní a výstupní sběrnice na straně 12

Archiv uživatelské příručky GPIO Intel FPGA IP

Verze IP jsou stejné jako verze softwaru Intel Quartus Prime Design Suite až do v19.1. Od verze softwaru Intel Quartus Prime Design Suite 19.2 nebo novější mají jádra IP nové schéma verzování IP.

Pokud není uvedena verze jádra IP, platí uživatelská příručka pro předchozí verzi jádra IP.

Základní verze IP	Uživatelská příručka
20.0.0	GPIO Intel FPGA IP Uživatelská příručka: Zařízení Intel Arria 10 a Intel Cyclone 10 GX
19.3.0	GPIO Intel FPGA IP Uživatelská příručka: Zařízení Intel Arria 10 a Intel Cyclone 10 GX
19.3.0	GPIO Intel FPGA IP Uživatelská příručka: Zařízení Intel Arria 10 a Intel Cyclone 10 GX
18.1	GPIO Intel FPGA IP Uživatelská příručka: Zařízení Intel Arria 10 a Intel Cyclone 10 GX
18.0	GPIO Intel FPGA IP Uživatelská příručka: Zařízení Intel Arria 10 a Intel Cyclone 10 GX
17.1	Uživatelská příručka Intel FPGA GPIO IP Core
17.0	Uživatelská příručka Altera GPIO IP Core
16.1	Uživatelská příručka Altera GPIO IP Core
16.0	Uživatelská příručka Altera GPIO IP Core
14.1	Uživatelská příručka k megafunkci Altera GPIO
13.1	Uživatelská příručka k megafunkci Altera GPIO

Historie revizí dokumentu pro GPIO Uživatelská příručka Intel FPGA IP: Zařízení Intel Arria 10 a Intel Cyclone 10 GX

Verze dokumentu	Verze Intel Quartus Prime	IP verze	Změny
2021.07.15	21.2	20.0.0	Aktualizováno schéma, které ukazuje zjednodušené view vstupní cesty GPIO s jedním koncem pro aktualizaci dout[0] na dout[3] a dout[3] na dout[0].
2021.03.29	21.1	20.0.0	Aktualizováno číslo verze GPIO IP na 20.0.0.
2021.03.12	20.4	19.3.0	Aktualizace pokynů pro migraci IP upřesňuje, že GPIO IP řídí datain_h na vzestupné hraně a datain_l na sestupné hraně.
2019.10.01	19.3	19.3.0	Opravena typografická chyba v kódech přiřazení .qsf v tématu o prvcích zpoždění.
2019.03.04	18.1	18.1	V tématech o vstupní cestě a cestách povolení výstupu a výstupu: Opraveny poznámky v tématech, aby bylo uvedeno, že GPIO Intel FPGA IP nepodporuje dynamickou kalibraci obousměrných pinů. Přidány odkazy na uživatelskou příručku PHY Lite pro paralelní rozhraní Intel FPGA IP Core: Zařízení Intel Stratix 10, Intel Arria 10 a Intel Cyclone 10 GX pro více informací o aplikacích, které vyžadují dynamickou kalibraci pro obousměrné kolíky.
2018.08.28	18.0	18.0	Přejmenován dokument z Intel FPGA GPIO IP Core User Guide na GPIO Intel FPGA IP User Guide: Intel Arria 10 and Intel Cyclone 10 GX Devices. Přidán odkaz na uživatelskou příručku Intel Stratix 10 GPIO IP.  IP byla přejmenována z „Intel FPGA GPIO“ na „GPIO Intel FPGA IP“.  Opravené výskyty „clk_fr“ a „clk_hr“ na „ck_fr“ a „ck_hr“.  Byly aktualizovány diagramy vstupní a výstupní cesty GPIO IP, aby zobrazovaly skutečné názvy hlavních signálů IP.

Datum	Verze	Změny
listopadu 2017	2017.11.06	Přidána podpora pro zařízení Intel Cyclone 10 GX. Byly aktualizovány názvy signálů v obrázcích, aby odpovídaly názvům signálů v jádře GPIO IP. Přidán průběh výstupní cesty. Přejmenováno „Altera GPIO IP core“ na „Intel FPGA GPIO IP core“. Přejmenováno „Altera IOPLL IP core“ na „Intel FPGA IOPLL IP core“. Přejmenován „TimeQuest Timing Analyzer“ na „Timing Analyzer“. Přejmenován na „Qsys“ na „Platform Designer“. Objasněno, že signály ASET a ACLR jsou aktivní vysoko.
května 2017	2017.05.08	Aktualizována tabulka se seznamem parametrů vyrovnávací paměti GPIO, aby specifikovala podmínky pro Použijte sběrnicový obvod možnost parametru. Přeznačeno na Intel.
října 2016	2016.10.31	Byla aktualizována křivka vstupní cesty. Přidáno téma popisující vysoké a nízké bity v din a dout sběrnicích.
srpna 2016	2016.08.05	Přidány poznámky o dynamické podpoře OCT v jádru GPIO IP. Aktualizováno téma o nastavení parametrů, aby se zlepšila přesnost a přehlednost. Aktualizována sekce o generování návrhu example. Přidáno téma s pokyny o chování starších portů při migraci na jádro GPIO IP ze zařízení Stratix V, Arria V a Cyclone V. Přepsali a restrukturalizovali dokument, aby se zlepšila srozumitelnost a usnadnila se orientace. Změněny instance Quartus II na Quartus Prime.
srpna 2014	2014.08.18	Přidány informace o načasování. Přidány informace o balení registrů. Přidáno Použijte starší názvy portů nejvyšší úrovně parametr. Toto je nový parametr. Přidány informace o balení registrů. Termín megafunkce nahrazen jádrem IP.
listopadu 2013	2013.11.29	Počáteční vydání.

Odeslat zpětnou vazbu

GPIO Intel FPGA IP Uživatelská příručka: Zařízení Intel Arria 10 a Intel Cyclone 10 GX

Dokumenty / zdroje

intel GPIO Intel FPGA IP [pdfUživatelská příručka GPIO Intel FPGA IP, GPIO, Intel FPGA IP, FPGA IP

Reference

• Uživatelská příručka