Intel 4G Turbo-V FPGA IP
O 4G Turbo-V Intel® FPGA IP
Kanálové kódy pro dopřednou korekci chyb (FEC) běžně zlepšují energetickou účinnost bezdrátových komunikačních systémů. Turbo kódy jsou vhodné pro mobilní komunikaci 3G a 4G (např. v UMTS a LTE) a satelitní komunikaci. Turbo kódy můžete použít v jiných aplikacích, které vyžadují spolehlivý přenos informací přes komunikační linky s omezenou šířkou pásma nebo latencí v přítomnosti šumu poškozujícího data. 4G Turbo-V Intel® FPGA IP obsahuje downlink a uplink akcelerátor pro vRAN a zahrnuje Turbo Intel FPGA IP. Uplinkový akcelerátor přidává k datům redundanci ve formě paritních informací. Uplinkový akcelerátor využívá redundanci k opravě přiměřeného počtu kanálových chyb.
Související informace
- Turbo Intel FPGA IP uživatelská příručka
- 3GPP TS 36.212 verze 15.2.1 Vydání 15
Funkce 4G Turbo-V Intel FPGA IP
Downlink akcelerátor zahrnuje:
- Připojení kódu cyklického redundantního kódu (CRC) bloku kódu
- Turbo kodér
- Turbo rate matcher s:
- Prokládač podbloků
- Sběrač bitů
- Bitový volič
- Bit prořezávač
Uplink akcelerátor zahrnuje:
- Deinterleaver podbloků
- Turbo dekodér s kontrolou CRC
Intel Corporation. Všechna práva vyhrazena. Intel, logo Intel a další značky Intel jsou ochranné známky společnosti Intel Corporation nebo jejích dceřiných společností. Společnost Intel zaručuje výkon svých FPGA a polovodičových produktů podle aktuálních specifikací v souladu se standardní zárukou společnosti Intel, ale vyhrazuje si právo provádět změny jakýchkoli produktů a služeb kdykoli bez upozornění. Společnost Intel nepřebírá žádnou odpovědnost nebo závazky vyplývající z aplikace nebo použití jakýchkoli informací, produktů nebo služeb popsaných v tomto dokumentu, pokud to není výslovně písemně odsouhlaseno společností Intel. Zákazníkům společnosti Intel se doporučuje získat nejnovější verzi specifikací zařízení dříve, než se budou spoléhat na jakékoli zveřejněné informace a než zadají objednávky na produkty nebo služby. *Jiná jména a značky mohou být nárokovány jako vlastnictví jiných.
Podpora rodiny zařízení 4G Turbo-V Intel FPGA IP
Intel nabízí následující úrovně podpory zařízení pro Intel FPGA IP:
- Pokročilá podpora – IP je k dispozici pro simulaci a kompilaci pro tuto řadu zařízení. Programování FPGA file Podpora (.pof) není k dispozici pro software Quartus Prime Pro Stratix 10 Edition Beta, a proto nelze zaručit uzavření časování IP. Modely načasování zahrnují počáteční technické odhady zpoždění na základě časných informací po rozvržení. Modely časování podléhají změnám, protože testování křemíku zlepšuje korelaci mezi skutečným křemíkem a modely časování. Toto jádro IP můžete použít pro studie systémové architektury a využití zdrojů, simulace, pinout, hodnocení latence systému, základní hodnocení časování (rozpočtování potrubí) a strategii přenosu I/O (šířka datové cesty, hloubka shluku, kompromisy standardů I/O ).
- Předběžná podpora – Intel ověřuje jádro IP pomocí předběžných modelů časování pro tuto řadu zařízení. Jádro IP splňuje všechny funkční požadavky, ale může stále procházet analýzou časování pro rodinu zařízení. V produkčních návrzích jej můžete používat opatrně.
- Finální podpora – Intel ověřuje IP pomocí finálních modelů časování pro tuto rodinu zařízení. IP splňuje všechny funkční a časové požadavky pro rodinu zařízení. Můžete jej použít ve výrobních návrzích.
Podpora rodiny zařízení 4G Turbo-V IP
| Rodina zařízení | Podpora |
| Intel Agilex™ | Záloha |
| Intel Arria® 10 | Finále |
| Intel Stratix® 10 | Záloha |
| Další rodiny zařízení | Žádná podpora |
Informace o vydání pro 4G Turbo-V Intel FPGA IP
Verze Intel FPGA IP odpovídají verzím softwaru Intel Quartus® Prime Design Suite až do verze 19.1. Počínaje softwarem Intel Quartus Prime Design Suite verze 19.2 má Intel FPGA IP nové schéma verzování. Číslo verze Intel FPGA IP (XYZ) se může měnit s každou verzí softwaru Intel Quartus Prime. Změna v:
- X označuje zásadní revizi IP. Pokud aktualizujete software Intel Quartus Prime, musíte obnovit IP.
- Y znamená, že IP obsahuje nové funkce. Obnovte svou IP adresu tak, aby zahrnovala tyto nové funkce.
- Z znamená, že IP obsahuje drobné změny. Obnovte svou IP adresu tak, aby zahrnovala tyto změny.
Informace o vydání 4G Turbo-V IP
| Položka | Popis |
| Verze | 1.0.0 |
| Datum vydání | dubna 2020 |
Výkon a využití zdrojů 4G Turbo-V
Intel vytvořil využití zdrojů a výkon kompilací návrhů se softwarem Intel Quartus Prime v19.1. Tyto přibližné výsledky používejte pouze k včasnému odhadu zdrojů FPGA (např. adaptivních logických modulů (ALM)), které projekt vyžaduje. Cílová frekvence je 300 MHz.
Využití zdrojů akcelerátoru stahování a maximální frekvence pro zařízení Intel Arria 10
| Modul | fMAX (MHz) | Almužna | ALUT | Registry | Paměť (bity) | Bloky RAM (M20K) | DSP bloky |
| Downlink akcelerátor | 325.63 | 9,373 | 13,485 | 14,095 | 297,472 | 68 | 8 |
| CRC příloha | 325.63 | 39 | 68 | 114 | 0 | 0 | 0 |
| Turbo kodér | 325.63 | 1,664 | 2,282 | 1154 | 16,384 | 16 | 0 |
| Porovnávač sazeb | 325.63 | 7,389 | 10,747 | 12,289 | 274,432 | 47 | 8 |
| Prokládač podbloků | 325.63 | 2,779 | 3,753 | 5,559 | 52,416 | 27 | 0 |
| Sběrač bitů | 325.63 | 825 | 1,393 | 2,611 | 118,464 | 13 | 4 |
| Volič bitů a prořezávač | 325.63 | 3,784 | 5,601 | 4,119 | 103,552 | 7 | 4 |
Využití zdrojů uplink Accelerator a maximální frekvence pro zařízení Intel Arria 10
| Modul | fMAX (MHz) | Almužna | Registry | Paměť (bity) | Bloky RAM (M20K) | DSP bloky |
| Uplink akcelerátor | 314.76 | 29480 | 30,280 | 868,608 | 71 | 0 |
| Deinterleaver podbloků | 314.76 | 253 | 830 | 402,304 | 27 | 0 |
| Turbo dekodér | 314.76 | 29,044 | 29,242 | 466,304 | 44 | 0 |
Návrh s 4G Turbo-V Intel FPGA IP
4G Turbo-V IP adresářová struktura
IP musíte nainstalovat ručně z instalačního programu IP.
Struktura instalačního adresáře
Generování 4G Turbo-V IP
Můžete vygenerovat akcelerátor downlinku nebo uplinku. Pro uplink akcelerátor nahraďte dl v adresáři ul nebo file jména.
- Otevřete software Intel Quartus Prime Pro.
- Vybrat File ➤ Průvodce novým projektem.
- Klepněte na tlačítko Další.
- Zadejte název projektu dl_fec_wrapper_top a zadejte umístění projektu.
- Vyberte zařízení Arria 10.
- Klepněte na tlačítko Dokončit.
- Otevřete soubor dl_fec_wrapper_top.qpf file dostupné v adresáři projektu Zobrazí se průvodce projektem.
- Na kartě Platform Designer:
- Vytvořte soubor dl_fec_wrapper_top.ip file pomocí hardwaru tcl file.
- Kliknutím na Generovat HDL vygenerujete návrh files.
- Na záložce Generovat klikněte na Generate Test bench system.
- Klepnutím na Přidat vše přidáte syntézu files k projektu. The files jsou v src\ip\dl_fec_wrapper_top\dl_fec_wrapper_10\synth.
- Nastavit dl_fec_wrapper_top.v file jako subjekt nejvyšší úrovně.
- Klepnutím na tlačítko Spustit kompilaci zkompilujte tento projekt.
Simulace 4G Turbo-V IP
Tento úkol slouží k simulaci sestupného akcelerátoru. Chcete-li simulovat uplink akcelerátor, nahraďte dl v každém adresáři ul nebo file jméno.
- Otevřete simulátor ModelSim 10.6d FPGA Edition.
- Změňte adresář na src\ip\dl_fec_wrapper_top_tb \dl_fec_wrapper_top_tb\sim\mentor
- Změňte QUARTUS_INSTALL_DIR do svého adresáře Intel Quartus Prime v msim_setup.tcl file, který je v adresáři \sim\mentor
- V okně přepisu zadejte příkaz do load_sim.tcl. Tento příkaz vygeneruje knihovnu files a zkompiluje a simuluje zdroj files v souboru msim_setup.tcl file. Testovací vektory jsou in filename_update.sv v adresáři \sim.
The fileaktualizace jména File Struktura
- Odpovídající testovací vektor files jsou v sim\mentor\test_vectors
- Log.txt obsahuje výsledek všech testovacích paketů.
- Pro akcelerátor downlinku encoder_pass_file.txt obsahuje zprávu o úspěšnosti každého indexu testovacích paketů a kodéru_file_error.txt obsahuje zprávu o selhání každého indexu testovacích paketů.
- Pro uplinkový akcelerátor Error_file.txt obsahuje zprávu o selhání každého indexu testovacích paketů.
Popis funkce 4G Turbo-V Intel FPGA IP
4G Turbo-V Intel FPGA IP obsahuje akcelerátor pro stahování a akcelerátor pro stahování.
- Architektura 4G Turbo-V na straně 9
- 4G Turbo-V signály a rozhraní na straně 11
- Časové diagramy 4G Turbo-V na straně 15
- Latence a propustnost 4G Turbo-V na straně 18
Architektura 4G Turbo-V
4G Turbo-V Intel FPGA IP obsahuje akcelerátor pro stahování a akcelerátor pro stahování.
4G Downlink Accelerator
4G Turbo sestupný akcelerátor se skládá z bloku kódu CRC pro připojení a Turbo kodéru (Intel Turbo FPGA IP) a přiřazovače rychlosti. Vstupní data jsou široká 8 bitů a výstupní data jsou široká 24 bitů. Přizpůsobovač rychlosti se skládá ze tří prokládačů podbloků, bitového selektoru a bitového kolektoru.
4G downlinkový akcelerátor implementuje připojení kódového bloku CRC s 8bitovým paralelním výpočetním algoritmem CRC. Vstup do připojovacího bloku CRC je široký 8 bitů. V normálním režimu je počet vstupů do CRC bloku k-24, kde k je velikost bloku založená na indexu velikosti. Dodatečná CRC sekvence 24 bitů je připojena k příchozímu bloku kódu dat v připojovacím bloku CRC a poté předána do Turbo kodéru. V režimu bypassu CRC je počet vstupů k velikosti 8bitové šířky předávaných do bloku kodéru Turbo.
Turbo kodér používá paralelně zřetězený konvoluční kód. Konvoluční kodér kóduje informační sekvenci a jiný konvoluční kodér kóduje prokládanou verzi informační sekvence. Turbo kodér má dva 8-stavové konvoluční kodéry a jeden interní interleaver Turbo kódu. Další informace o kodéru Turbo naleznete v uživatelské příručce Turbo IP Core. Přizpůsobovač rychlosti porovnává počet bitů v transportním bloku s počtem bitů, které IP v této alokaci přenáší. Vstup a výstup přiřazování rychlosti je 24 bitů. IP definuje přizpůsobení rychlosti pro přenosové kanály kódované Turbo pro každý blok kódu. Přizpůsobovač rychlosti zahrnuje: prokládač podbloků, bitový kolektor a bitový selektor. Sestupný akcelerátor nastavuje dílčí blok prokládaný pro každý výstupní tok z Turbo kódování. Toky zahrnují bitový tok zprávy, 1. paritní bitový tok a 2. paritní bitový tok. Vstup a výstup prokládaného dílčího bloku je 24 bitů široký. Bitový kolektor kombinuje toky, které přicházejí z prokládače podbloků. Tento blok obsahuje vyrovnávací paměti, které ukládají:
- Zprávy a bity umožňující výplň z podbloku se prokládají.
- Dílčí blok prokládal paritní bity a jejich příslušné výplňové bity.
Sběratel bitů
4G Channel Uplink Accelerator
Uplinkový akcelerátor 4G Turbo se skládá z deinterleaveru podbloků a turbo dekodéru (Intel Turbo FPGA IP).
Deinterleaver se skládá ze tří bloků, z nichž první dva bloky jsou symetrické a třetí blok je odlišný.
Latence signálu připravenosti je 0.
Deinterleaver
Pokud zapnete režim přemostění pro odstraňovač prokládání dílčích bloků, IP čte data, zatímco zapisuje data do paměťových bloků na po sobě jdoucích místech. IP čte data, když je zapisuje bez jakéhokoli prokládání. Počet vstupních dat do odstraňovače prokládání dílčích bloků je K_π v režimu přemostění a délka výstupních dat je velikost k (k je velikost bloku kódu na základě hodnoty cb_size_index). Latence výstupních dat odstraňovače prokládání dílčích bloků závisí na velikosti vstupního bloku K_π. IP čte data až poté, co zapíšete velikost bloku kódu K_π vstupních dat. Latence výstupu tedy zahrnuje i dobu zápisu. Latence ve výstupních datech prokládače dílčích bloků je K_π+17. Turbo dekodér vypočítá nejpravděpodobnější vysílanou sekvenci na základě sampméně, které dostává. Podrobné vysvětlení naleznete v uživatelské příručce Turbo Core IP. Dekódování kódů pro opravu chyb je porovnáním pravděpodobností pro různé konvoluční kódy. Turbo dekodér se skládá ze dvou samostatných soft-in soft-out (SISO) dekodérů, které pracují iterativně. Výstup prvního (horního dekodéru) se přivádí do druhého a tvoří iteraci Turbo dekódování. Interleaver a deinterleaver blokuje v tomto procesu přeskupení dat.
Související informace
Turbo IP Core uživatelská příručka
4G Turbo-V signály a rozhraní
Downlink Accelerator
Signály downlink akcelerátoru
| Název signálu | Směr | Bitová šířka | Popis |
| clk | Vstup | 1 | 300 MHz hodinový vstup. Všechny signály Turbo-V IP rozhraní jsou synchronní s těmito hodinami. |
| reset_n | Vstup | 1 | Resetuje vnitřní logiku celé IP. |
| sink_valid | Vstup | 1 | Uplatňuje se, když jsou data na sink_data platná. Když není potvrzeno sink_valid, zpracování IP stropu, dokud není znovu potvrzeno sink_valid. |
| sink_data | Vstup | 8 | Obvykle nese většinu přenášených informací. |
| sink_sop | Vstup | 1 | Označuje začátek příchozího paketu |
| sink_eop | Vstup | 1 | Označuje konec příchozího paketu |
| sink_ready | Výstup | 1 | Označuje, kdy IP může přijímat data |
| Sink_error | Vstup | 2 | Dvoubitová maska pro indikaci chyb ovlivňujících přenášená data v aktuálním cyklu. |
| Crc_enable | Vstup | 1 | Aktivuje blok CRC |
| Cb_size_index | Vstup | 8 | Velikost bloku vstupního kódu K |
| sink_rm_out_size | Vstup | 20 | Velikost výstupního bloku porovnávače sazeb odpovídající E. |
| sink_code_blocks | Vstup | 15 | Velikost měkké vyrovnávací paměti pro aktuální blok kódu Ncb |
| sink_rv_idx | Vstup | 2 | Index verze redundance (0,1,2 nebo 3) |
| sink_rm_bypass | Vstup | 1 | Povolí režim přemostění v nástroji pro přizpůsobení rychlosti |
| sink_filler_bits | Vstup | 6 | Počet výplňových bitů, které IP vloží do vysílače, když IP provádí segmentaci bloku kódu. |
| source_valid | Výstup | 1 | Prosazuje se IP, když jsou k výstupu platná data. |
| pokračování… | |||
| Název signálu | Směr | Bitová šířka | Popis |
| zdrojová data | Výstup | 24 | Přenáší většinu přenášených informací. Tyto informace jsou k dispozici tam, kde jsou platné. |
| source_sop | Výstup | 1 | Označuje začátek paketu. |
| source_eop | Výstup | 1 | Označuje konec paketu. |
| source_ready | Vstup | 1 | Příjem dat je platný tam, kde je potvrzen signál připravenosti. |
| source_error | Výstup | 2 | Chybový signál šířený z Turbo Encoder indikující porušení protokolu Avalon-ST na straně zdroje
• 00: Žádná chyba • 01: Chybějící začátek paketu • 10: Chybějící konec paketu • 11: Neočekávaný konec paketu Jiné typy chyb mohou být také označeny jako 11. |
| Source_blk_size | Výstup | 13 | Velikost bloku výstupního kódu K |
Uplink Accelerator rozhraní
Uplink Accelerator Signals
| Signál | Směr | Bitová šířka | Popis |
| clk | Vstup | 1 | 300 MHz hodinový vstup. Všechny signály Turbo-V IP rozhraní jsou synchronní s těmito hodinami. |
| reset_n | Vstup | 1 | Reset vstupního hodinového signálu |
| sink_valid | Vstup | 1 | Vstup pro streamování Avalonu je platný |
| sink_data | Vstup | 24 | Vstupní data streamování Avalonu |
| sink_sop | Vstup | 1 | Avalon streaming input start paketu |
| sink_eop | Vstup | 1 | Avalon streaming vstupní konec paketu |
| pokračování… | |||
| Signál | Směr | Bitová šířka | Popis |
| sink_ready | Vstup | 1 | Vstup pro streamování Avalonu je připraven |
| conf_valid | Vstup | 1 | Vstupní konfigurační kanál je platný |
| cb_size_index | Vstup | 8 | Iterační index velikosti bloku |
| max_iterace | Vstup | 5 | Maximální iterace |
| rm_bypass | Vstup | 1 | Aktivuje režim přemostění |
| sel_CRC24A | Vstup | 1 | Určuje typ CRC, který potřebujete pro aktuální datový blok:
• 0: CRC24A • 1: CRC24B |
| conf_ready | Vstup | 1 | Vstupní konfigurační kanál je připraven |
| source_valid | Výstup | 1 | Avalon streaming výstup platný |
| zdrojová data | Výstup | 16 | Avalon streamování výstupních dat |
| source_sop | Výstup | 1 | Avalon streaming output start paketu |
| source_eop | Výstup | 1 | Avalon streaming výstupní konec paketu |
| source_error | Výstup | 2 | Chybový signál indikující porušení streamovacího protokolu Avalon na straně zdroje:
• 00: Žádná chyba • 01: Chybějící začátek paketu • 10: Chybějící konec paketu • 11: Neočekávaný konec paketu Jiné typy chyb mohou být také označeny jako 11. |
| source_ready | Výstup | 1 | Avalon streaming výstup připraven |
| CRC_type | Výstup | 1 | Označuje typ CRC, který byl použit pro aktuální datový blok:
• 0: CRC24A • 1: CRC24B |
| source_blk_size | Výstup | 13 | Určuje velikost odchozího bloku |
| CRC_pass | Výstup | 1 | Označuje, zda byl CRC úspěšný:
• 0: Selhání • 1: Pass |
| source_iter | Výstup | 5 | Zobrazuje počet polovičních iterací, po kterých Turbo dekodér přestane zpracovávat aktuální datový blok. |
Avalon Streaming Interfaces v DSP Intel FPGA IP
Streamovací rozhraní Avalon definují standardní, flexibilní a modulární protokol pro přenosy dat ze zdrojového rozhraní do sběrného rozhraní. Vstupní rozhraní je Avalon streaming sink a výstupní rozhraní je Avalon streaming source. Streamovací rozhraní Avalon podporuje paketové přenosy s pakety prokládanými přes více kanálů. Signály streamingového rozhraní Avalon mohou popisovat tradiční streamovací rozhraní podporující jeden tok dat bez znalosti kanálů nebo hranic paketů. Taková rozhraní obvykle obsahují data, připravené a platné signály. Streamovací rozhraní Avalon mohou také podporovat složitější protokoly pro shlukové a paketové přenosy s pakety prokládanými přes více kanálů. Streamovací rozhraní Avalon přirozeně synchronizuje vícekanálové návrhy, což vám umožňuje dosáhnout efektivních, časově multiplexovaných implementací, aniž byste museli implementovat složitou řídicí logiku. Streamovací rozhraní Avalon podporují protitlak, což je mechanismus řízení toku, kdy může jímka signalizovat zdroji, aby přestal posílat data. Sink obvykle používá protitlak k zastavení toku dat, když jsou jeho vyrovnávací paměti FIFO plné nebo když je jeho výstup zahlcen.
Související informace
Specifikace rozhraní Avalon
Časové diagramy 4G Turbo-V
Časový diagram pro logiku zápisu s Codeblock 40
IP adresa:
- Umístí nulových 20 bitů do sloupce 0 až 19 a zapíše datové bity ze sloupce 20.
- Zapíše všech 44 bitů do paměti v 6 hodinových cyklech.
- Zapíše bity zakončení mřížky do sloupce 28 až 31.
- Zvyšuje zápis adresy pro každý řádek.
- Generuje signál povolení zápisu pro 8 jednotlivých RAM najednou.
IP nezapisuje výplňové bity do RAM. Místo toho IP ponechá zástupný symbol pro bity filtru v paměti RAM a vloží bity NULL do výstupu během procesu čtení. První zápis začíná od sloupce 20.
Diagram časování pro logiku čtení s Codeblock 40
Pro každé čtení vidíte 8 bitů v jednom hodinovém cyklu, ale pouze dva bity jsou platné. IP zapisuje tyto dva bity do posuvného registru. Když IP tvoří 8 bitů, odešle je do výstupního rozhraní.
Časový diagram pro logiku zápisu s Codeblock 6144
Výplňové bity jsou od sloupce 0 do 27 a datové bity jsou ze sloupce 28. IP:
- Zapíše všech 6,148 bitů do paměti v 769 hodinových cyklech.
- Zapíše bity zakončení mřížky do sloupce 28 až 31.
- Zvyšuje zápis adresy pro každý řádek.
- Generuje signál povolení zápisu generovaný pro 8 jednotlivých RAM najednou.
IP nezapisuje výplňové bity do RAM. Místo toho IP ponechá zástupný symbol pro filtrovací bity v paměti RAM a vloží bity NULL do výstupu během procesu čtení. První zápis začíná od sloupce 28.
Diagram časování pro logiku čtení s Codeblock 6144
Na straně čtení dává každé čtení 8 bitů. Při čtení 193. řádku načetla IP 8 bitů, ale platný je pouze jeden bit. IP tvoří osm bitů s posuvnými registry a odesílá je čtením z dalšího sloupce.
Vstupní časový diagram
Diagram časování výstupu
Latence a propustnost 4G Turbo-V
Latence se měří mezi vstupem prvního paketu SOP a výstupem prvního paketu SOP. Doba zpracování se měří mezi vstupem prvního paketu SOP do výstupu posledního paketu EOP.
Downlink akcelerátor
Propustnost je rychlost, kterou může IP pumpovat vstup do sestupného akcelerátoru, jakmile je připraven.
Latence akcelerátoru stahování, doba zpracování a propustnost
S maximální velikostí K 6,144 11,522 a velikostí E 13 300. Doba zpracování měřená pro XNUMX kódových bloků. Frekvence hodin je XNUMX MHz.
| K | E | Latence | Doba zpracování | Vstupní propustnost | ||
| (cykly) | (nás) | (cykly) | (nás) | (%) | ||
| 6,144 | 11,552 | 3,550 | 11.8 | 14,439 | 48.13 | 95 |
Výpočet latence a doby zpracování
- Obrázek ukazuje postup výpočtu latence, doby zpracování a propustnosti.
Velikost K versus latence
Velikost K versus latence
- k=40 až 1408
Latence a doba zpracování uplink akcelerátoru
- S maximálním iteračním číslem = 6. Frekvence hodin je 300 MHz.
K E Latence Doba zpracování (cykly) (nás) (cykly) (nás) 86 40 316 1.05 318 1.06 34,560 720 2,106 7.02 2,150 7.16 34,560 1,408 3,802 12.67 3,889 12.96 34,560 1,824 4,822 16.07 4,935 16.45 28,788 2,816 7,226 24.08 7,401 24.67 23,742 3,520 8,946 29.82 9,165 30.55 34,560 4,032 10,194 33.98 10,445 34.81 26,794 4,608 11,594 38.64 11,881 39.60 6,480 5,504 13,786 45.95 14,129 47.09 12,248 6,144 15,338 51.12 15,721 52.40
Latence a doba zpracování uplink akcelerátoru
- S maximálním číslem iterace = 8
| K | E | Latence | Doba zpracování | ||
| (cykly) | (nás) | (cykly) | (nás) | ||
| 86 | 40 | 366 | 1.22 | 368 | 1.22 |
| 34,560 | 720 | 2,290 | 7.63 | 2,334 | 7.78 |
| 34,560 | 1,408 | 4,072 | 13.57 | 4,159 | 13.86 |
| 34,560 | 1,824 | 5,144 | 17.14 | 5,257 | 17.52 |
| 28,788 | 2,816 | 7,672 | 25.57 | 7,847 | 26.15 |
| pokračování… | |||||
| 23,742 | 3,520 | 9,480 | 31.6 | 9,699 | 32.33 |
| 34,560 | 4,032 | 10,792 | 35.97 | 11,043 | 36.81 |
| 26,794 | 4,608 | 12,264 | 40.88 | 12,551 | 41.83 |
| 6,480 | 5,504 | 14,568 | 48.56 | 14,911 | 49.70 |
| 12,248 | 6,144 | 16,200 | 54 | 16,583 | 55.27 |
Velikost K vs latence
- Pro max_iter=6
Obrázek 19. Velikost K vs. doba zpracování
- Pro max_iter=6
Velikost K vs latence
- Pro max_iter=8
Velikost K versus doba zpracování
- Pro max_iter=8
Historie revizí dokumentu pro uživatelskou příručku 4G Turbo-V Intel FPGA IP
| Datum | IP verze | Verze softwaru Intel Quartus Prime | Změny |
| 2020.11.18 | 1.0.0 | 20.1 | Stůl byl odstraněn Výkon a využití zdrojů 4G Turbo-V |
| 2020.06.02 | 1.0.0 | 20.1 | Počáteční vydání. |
Intel Corporation. Všechna práva vyhrazena. Intel, logo Intel a další značky Intel jsou ochranné známky společnosti Intel Corporation nebo jejích dceřiných společností. Společnost Intel zaručuje výkon svých FPGA a polovodičových produktů podle aktuálních specifikací v souladu se standardní zárukou společnosti Intel, ale vyhrazuje si právo provádět změny jakýchkoli produktů a služeb kdykoli bez upozornění. Společnost Intel nepřebírá žádnou odpovědnost nebo závazky vyplývající z aplikace nebo použití jakýchkoli informací, produktů nebo služeb popsaných v tomto dokumentu, pokud to není výslovně písemně odsouhlaseno společností Intel. Zákazníkům společnosti Intel se doporučuje získat nejnovější verzi specifikací zařízení dříve, než se budou spoléhat na jakékoli zveřejněné informace a než zadají objednávky na produkty nebo služby. *Jiná jména a značky mohou být nárokovány jako vlastnictví jiných.
Dokumenty / zdroje
 |
Intel 4G Turbo-V FPGA IP [pdfUživatelská příručka 4G Turbo-V FPGA IP, 4G Turbo-V, FPGA IP |
