Obsah skrýt

2.2 Návod k použití produktu:

2.2.1 1. Úvod:

2.2.2 2. Rychlá fakta:

2.2.2.1 Zařízení LatticeXP2:

2.2.2.2 Zařízení LatticeECP3:

2.2.2.3 Zařízení LatticeECP5:

2.3 FAQ:

2.3.1 Otázka: Jaký je účel FIR Filter IP Core?

2.3.2 Otázka: Které rodiny FPGA jsou podporovány jádrem FIR Filter IP Core?

2.3.3 Otázka: Jaké návrhářské nástroje jsou kompatibilní s FIR Filter IP Core?

2.3.4 Otázka: Jaké jsou požadavky na využití prostředků pro FIR Filter IP Core na zařízeních LatticeECP5?

2.3.5 Dokumenty / zdroje

2.3.5.1 Reference

FPGA-IPUG-02043-1.6 FIR Filtr IP Core

Informace o produktu:

Specifikace:

IP Core FIR Filter je navrženo pro použití s LatticeXP2,
Zařízení FPGA LatticeECP3 a LatticeECP5. Nabízí konfigurace
pro různé kanály a kohoutky spolu s různými multiplikátory
na základě typu zařízení.

Návod k použití produktu:

1. Úvod:

FIR Filter IP Core je výkonný nástroj pro filtrování signálů
v aplikacích FPGA. Poskytuje filtrování konečných impulsů
schopnosti zlepšit úkoly zpracování signálu.

2. Rychlá fakta:

Zařízení LatticeXP2:

1 kanál 64 klepnutí, 16 multiplikátorů

1 kanál 24 klepnutí, 6 multiplikátorů
1 kanál 48 klepnutí, 12 multiplikátorů

Minimální potřebné zařízení: LFXP2-5E
Využití zdrojů: LUT – 211, sysMEM – 4, EBR – 250,
Registry - 1

Podpora návrhových nástrojů: Lattice Diamond 3.10, Synplify Pro
F-2012.09L-SP1, Modelsim SE 10.2c, Active-HDL 8.2 mřížka
Vydání

Zařízení LatticeECP3:

4 kanály 64 klepnutí, 1 multiplikátor

1 kanál 32 klepnutí, 32 multiplikátorů
1 kanál 32 klepnutí, 8 multiplikátorů

Minimální potřebné zařízení: LFE3-35EA
Využití zdrojů: LUT – 866, sysMEM – 32, EBR – 2041,
Registry - 64

Podpora návrhových nástrojů: Lattice Diamond 3.10, Synplify Pro
F-2012.09L-SP1, Modelsim SE 10.2c, Active-HDL 8.2 mřížka
Vydání

Zařízení LatticeECP5:

4 kanály 64 klepnutí, 1 multiplikátor

1 kanál 32 klepnutí, 32 multiplikátorů
1 kanál 32 klepnutí, 8 multiplikátorů

Minimální potřebné zařízení: LFE5UM-85FEA
Využití zdrojů: LUT – 248, sysMEM – 202, EBR – 201,
Registry - 2

Podpora návrhových nástrojů: Lattice Diamond 3.10

FAQ:

Otázka: Jaký je účel FIR Filter IP Core?

Odpověď: Jádro IP filtru FIR je navrženo tak, aby poskytovalo konečný impuls
Možnosti filtrování odezvy pro úlohy zpracování signálu v FPGA
aplikací.

Otázka: Které rodiny FPGA jsou podporovány FIR Filter IP
Jádro?

Odpověď: FIR Filter IP Core podporuje LatticeXP2, LatticeECP3 a
Rodiny LatticeECP5 FPGA.

Otázka: Jaké konstrukční nástroje jsou kompatibilní s FIR Filter IP
Jádro?

Odpověď: FIR Filter IP Core lze použít s návrhovými nástroji, jako je např
Lattice Diamond, Synplify Pro, Modelsim SE a Active-HDL Lattice
Vydání.

Otázka: Jaké jsou požadavky na využití zdrojů pro FIR
Filtrovat IP Core na zařízeních LatticeECP5?

Odpověď: Na zařízeních LatticeECP5 zahrnuje využití prostředků
LUT – 248, sysMEM – 202, EBR – 201 a registry – 2.

View Fullscreen

FIR Filtr IP Core
Uživatelská příručka
FPGA-IPUG-02043-1.6
června 2021
Staženo z Arrow.com.

Uživatelská příručka FIR Filter IP Core

Obsah
Zkratky v tomto dokumentu ………………………………………………………………………………………………………………………………… …….5 1. Úvod ………………………………………………………………………………………………………………………………… …………………………………6 2. Rychlá fakta……………………………………………………………………………………………… …………………………………………………………..7 3. Vlastnosti ………………………………………………………………… …………………………………………………………………………………………………9 4. Popis funkce………………………………… ………………………………………………………………………………………………… 10
4.1. Schéma rozhraní………………………………………………………………………………………………………………………………………. 10 4.2. Architektura filtru FIR ……………………………………………………………………………………………………………………………………… 10
4.2.1. Implementace přímou formou……………………………………………………………………………………………………………………….10 4.2.2. Symetrická implementace …………………………………………………………………………………………………………………………..11 4.2.3. Polyfázový interpolační FIR filtr………………………………………………………………………………………………………………..11 4.2.4. Polyfázový decimační FIR filtr ………………………………………………………………………………………………………………….12 4.2.5. Vícekanálové FIR filtry ……………………………………………………………………………………………………………………………….12 4.3 . Podrobnosti o implementaci……………………………………………………………………………………………………………………………………….12 4.4. Konfigurace jádra filtru FIR …………………………………………………………………………………………………………………..13 4.4.1. 13. Možnosti architektury……………………………………………………………………………………………………………………………………….XNUMX
4.4.1.1. Specifikace koeficientů ……………………………………………………………………………………………………………………… 13 4.4.1.2. Multiplikační faktor multiplexování ……………………………………………………………………………………………………………….14 4.4.2. Možnosti specifikace I/O ……………………………………………………………………………………………………………………………… 15 4.4.2.1. 15. Zaokrouhlování ………………………………………………………………………………………………………………………………………….4.4.3 15. Možnosti implementace……………………………………………………………………………………………………………………………….4.4.3.1 15. Typ paměti ……………………………………………………………………………………………………………………………………… 4.5 16. Popis signálů ………………………………………………………………………………………………………………………………….. 4.6 17. Propojení s jádrem IP filtru FIR ………………………………………………………………………………………………………… 4.6.1 17. Datové rozhraní …………………………………………………………………………………………………………………………………………. .4.6.2 17. Více kanálů ………………………………………………………………………………………………………………………………………..4.6.3 17. Variabilní interpolační/decimační faktor……………………………………………………………………………………………………….4.6.4 17. Koeficienty opětovného načtení ………………………………………………………………………………………………………………………………..4.7 18. Specifikace časování………………………………………………………………………………………………………………………………………..4.7.1 18. Specifikace časování platné pro všechna zařízení ………………………………………………………………………………………..4.7.2 2. Specifikace časování použitelné pro implementace LatticeXP3, LatticeECP5 a LatticeECP19 ………………….4.7.3 3. Specifikace časování použitelné pro implementace LatticeECP5 a LatticeECP20 …………………………………..5 21. Nastavení parametrů ………………………………………………………………… …………………………………………………………………………..5.1 22. Karta Architektura……………………………………………………………………………………………………………………………………… 5.2 24. Karta Specifikace I/O ……………………………………………………………………………………………………………………………… ..5.3 26. Karta Implementace……………………………………………………………………………………………………………………………………… 6 27 Generování a vyhodnocování IP jádra………………………………………………………………………………………………………………..6.1 27. Licencování IP Core …………………………………………………………………………………………………………………………. .6.2 27. Začínáme ………………………………………………………………………………………………………………………………… ..6.3 XNUMX. Vytvořeno IPexpress Files a adresářová struktura nejvyšší úrovně …………………………………………………………………………………31 6.4. Instanciace jádra……………………………………………………………………………………………………………………………………….32 6.5. Spuštění funkční simulace ………………………………………………………………………………………………………………………….32 6.6. Syntéza a implementace jádra v designu nejvyšší úrovně ………………………………………………………………….32 6.7. Hodnocení hardwaru ………………………………………………………………………………………………………………………………………..33 6.7.1. Povolení hodnocení hardwaru v diamantu………………………………………………………………………………………………………………33 6.8. Aktualizace/regenerace jádra IP……………………………………………………………………………………………………………….33 6.8.1. Regenerace jádra IP v diamantu ……………………………………………………………………………………………………………… 33 6.9. Regenerace jádra IP v nástroji Clarity Designer Tool……………………………………………………………………………………….34 6.10. Obnovení jádra IP v nástroji Clarity Designer Tool …………………………………………………………………………………………..34 Reference ……………… ………………………………………………………………………………………………………………………………………… ..35 Technická podpora ………………………………………………………………………………………………………………………………… ………36 Příloha A. Využití zdrojů ………………………………………………………………………………………………………………………… …………37 Zařízení LatticeECP3 ………………………………………………………………………………………………………………………… …………………..37

© 2008-2021 Lattice Semiconductor Corp. Všechny ochranné známky, registrované ochranné známky, patenty a vyloučení odpovědnosti Lattice jsou uvedeny na www.latticesemi.com/legal. Všechny ostatní názvy značek nebo produktů jsou ochranné známky nebo registrované ochranné známky příslušných vlastníků. Zde uvedené specifikace a informace se mohou bez upozornění změnit.

2 Staženo z Arrow.com.

FPGA-IPUG-02043-1.6

Uživatelská příručka FIR Filter IP Core
Zařízení LatticeXP2……………………………………………………………………………………………………………………………………… ….37 Zařízení ECP5……………………………………………………………………………………………………………………………… ………………………………….37 Historie revizí …………………………………………………………………………………………………… ………………………………………………… 38

FPGA-IPUG-02043-1.6

Staženo z Arrow.com.

Uživatelská příručka FIR Filter IP Core
Figurky
Obrázek 4.1. Rozhraní nejvyšší úrovně pro jádro IP filtru FIR……………………………………………………………………………………….10 Obrázek 4.2. Přímý filtr FIR ………………………………………………………………………………………………………………………………… .11 Obrázek 4.3. Symetrické koeficienty Implementace FIR filtru ……………………………………………………………………………………….11 Obrázek 4.4. Polyfázový interpolátor ………………………………………………………………………………………………………………………………….11 Obrázek 4.5 . Polyfázový decimátor ……………………………………………………………………………………………………………………………….12 Obrázek 4.6. Funkční blokové schéma ………………………………………………………………………………………………………………………………… 12 Obrázek 4.7. Správa paměti klepnutím a koeficientů pro Sample FIR Filtr ………………………………………………………………..13 Obrázek 4.8. Jednokanálový, jednorychlostní FIR filtr se spojitými vstupy ……………………………………………………………………….18 Obrázek 4.9. Jednokanálový, jednorychlostní FIR filtr s mezerami na vstupu ……………………………………………………………………………… 18 Obrázek 4.10. Signály faktorového souboru ………………………………………………………………………………………………………………………………………………… 18 Obrázek 4.11. Koeficient přetížení………………………………………………………………………………………………………………………………………..18 Obrázek 4.12. Vícekanálový jednorychlostní FIR filtr (3 kanály) ……………………………………………………………………………………… 19 Obrázek 4.13. Vícekanálový (3 kanály) interpolátor (faktor 3) ………………………………………………………………………………..19 Obrázek 4.14. Vícekanálový (3 kanály) decimátor (faktor 3) …………………………………………………………………………………..19 Obrázek 4.15. Vícekanálový jednorychlostní FIR filtr (3 kanály) ……………………………………………………………………………………… 20 Obrázek 4.16. Vícekanálový (3 kanály) interpolátor (faktor 3) ………………………………………………………………………………..20 Obrázek 4.17. Vícekanálový (3 kanály) decimátor (faktor 3) …………………………………………………………………………………..20 Obrázek 5.1. Karta Architektura rozhraní FIR Filter IP Core ……………………………………………………………………………………… 22 Obrázek 5.2. Karta I/O Specification rozhraní FIR Filter IP Core ………………………………………………………………………………..24 Obrázek 5.3. Karta Implementace rozhraní FIR Filter IP Core …………………………………………………………………………………26 Obrázek 6.1. Dialogové okno IPexpress ……………………………………………………………………………………………………………………………….. 27 Obrázek 6.2. Dialogové okno Konfigurace ………………………………………………………………………………………………………………………………….28 Obrázek 6.3 . Dialogové okno nástroje Clarity Designer ………………………………………………………………………………………………………………………..28 Obrázek 6.4. Karta katalogu Clarity Designer …………………………………………………………………………………………………………………………..29 Obrázek 6.5 . Dialogové okno filtru jedle ………………………………………………………………………………………………………………………………… .29 Obrázek 6.6. Konfigurační rozhraní IP…………………………………………………………………………………………………………………………………………30 Obrázek 6.7. FIR Filter IP Core Generovaná adresářová struktura………………………………………………………………………………………….31
Tabulky
Tabulka 2.1. FIR Filter IP Core pro zařízení LatticeXP2 Stručná fakta ………………………………………………………………………………….7 Tabulka 2.2. FIR Filter IP Core pro zařízení LatticeECP3 Stručná fakta …………………………………………………………………………………………..7 Tabulka 2.3. FIR Filter IP Core pro zařízení LatticeECP5 Stručná fakta …………………………………………………………………………………………..8 Tabulka 4.1. Maximální multiplikační faktor multiplexování pro různé konfigurace*………………………………………………………..15 Tabulka 4.2. Definice portů nejvyšší úrovně……………………………………………………………………………………………………………………………….16 Tabulka 5.1. Specifikace parametrů pro jádro IP filtru FIR ………………………………………………………………………………………..21 Tabulka 5.2. Karta Architektura……………………………………………………………………………………………………………………………………… .23 Tabulka 5.3. Karta Specifikace I/O ……………………………………………………………………………………………………………………………… …25 Tabulka 5.4. Karta Implementace……………………………………………………………………………………………………………………………………….26 Tabulka 6.1. File Seznam ………………………………………………………………………………………………………………………………………… …………31 Tabulka A.1. Výkon a využití zdrojů (LatticeECP3)* …………………………………………………………………………………..37 Tabulka A.2. Výkon a využití zdrojů (LatticeXP2)* ………………………………………………………………………………………….37 Tabulka A.3. Výkon a využití zdrojů (LFE5U)* …………………………………………………………………………………………..37

4 Staženo z Arrow.com.

FPGA-IPUG-02043-1.6

Zkratky v tomto dokumentu

Seznam akronymů použitých v tomto dokumentu.

Akronym

Definice

JEDLE

Konečná impulsní odezva

FPGA

Field-Programmable Gate Array

LED

světelná dioda

MLE

Stroj strojového učení

SDHC

Secure Digital High Capacity

SDXC

Secure Digital eXtended Capacity

SPI

Sériové periferní rozhraní

VIP

Platforma video rozhraní

USB

Univerzální sériová sběrnice

Neuro Network

Uživatelská příručka FIR Filter IP Core

FPGA-IPUG-02043-1.6

Staženo z Arrow.com.

Uživatelská příručka FIR Filter IP Core
1. Úvod
Jádro IP filtru Lattice FIR (Finite Impulse Response) je široce konfigurovatelný, vícekanálový filtr FIR, implementovaný pomocí vysoce výkonných bloků sysDSPTM dostupných v zařízeních Lattice. Kromě jednorychlostních filtrů podporuje IP jádro také řadu polyfázových decimačních a interpolačních filtrů. Kompromis využití a propustnosti může být řízen specifikací multiplikačního faktoru multiplexování použitého pro implementaci filtru. Jádro FIR Filter IP podporuje až 256 kanálů, z nichž každý má až 2048 odboček. Šířka vstupních dat, koeficientů a výstupních dat je konfigurovatelná v širokém rozsahu. Jádro IP využívá plnou vnitřní přesnost a zároveň umožňuje variabilní přesnost výstupu s několika možnostmi saturace a zaokrouhlení. Koeficienty filtru mohou být specifikovány v době generování a/nebo znovu načteny během běhu přes vstupní porty. IP jádro FIR Filter lze také generovat pomocí modelu Lattice FIR Filter Simulink®. Informace o toku Simulink naleznete ve výukovém programu FPGA Design with ispLEVER.

6 Staženo z Arrow.com.

FPGA-IPUG-02043-1.6

Uživatelská příručka FIR Filter IP Core

2. Rychlá fakta

Tabulka 2.1 až tabulka 2.3 poskytuje rychlá fakta o jádru IP filtru FIR pro zařízení LatticeXP2TM, LatticeECP3TM a LatticeECP5TM.

Tabulka 2.1. FIR Filter IP Core pro zařízení LatticeXP2 Rychlá fakta

Konfigurace FIR IP

1 Kanály 64 klepnutí
16 Násobitele

1 kanál 24 klepnutí 6 multiplikátorů

1 kanál 48 klepnutí 12 multiplikátorů

Základní požadavky Využití zdrojů
Podpora návrhových nástrojů

Podporované rodiny FPGA Minimální potřeba zařízení Cílené LUT zařízení sysMEM EBR Registry DSP Slice Implementace mřížky Simulace syntézy

LFXP2-5E
211
250

LatticeXP2 LFXP2-40E LFXP2-40E-7F672C
241
272
Lattice Diamond 3.10 Synplify Pro F-2012.09L-SP1
Modelsim SE 10.2c Active-HDL 8.2 Lattice Edition

LFXP2-8E
246
281

Tabulka 2.2. FIR Filter IP Core pro zařízení LatticeECP3 Rychlá fakta

Základní požadavky Využití zdrojů
Podpora návrhových nástrojů

Podporované rodiny FPGA Minimální potřeba zařízení Cílené LUT zařízení sysMEM EBR Registry MULT18X18 Implementace mřížky Simulace syntézy

4 Kanály 64 klepnutí
1 multiplikátor
866 32 2041 64

Konfigurace FIR IP
1 kanál 32 klepnutí 32 multiplikátorů
LatticeECP3 LFE3-35EA LFE3-150EA-6FN672C
212
199
Lattice Diamond 3.10 Synplify Pro F-2012.09L-SP1
Modelsim SE 10.2c Active-HDL 8.2 Lattice Edition

1 kanál 32 klepnutí 8 multiplikátorů
200
303

FPGA-IPUG-02043-1.6

Staženo z Arrow.com.

Uživatelská příručka FIR Filter IP Core

Tabulka 2.3. FIR Filter IP Core pro zařízení LatticeECP5 Rychlá fakta

Konfigurace FIR IP

4 Kanály 64 klepnutí
1 multiplikátor

1 kanál 32 klepnutí 32 multiplikátorů

1 kanál 32 klepnutí 8 multiplikátorů

Základní požadavky Využití zdrojů
Podpora návrhových nástrojů

Podporované rodiny FPGA Minimální potřeba zařízení Cílené LUT zařízení sysMEM EBR Registry DSP Slice Implementace mřížky Simulace syntézy

ECP5

LFE5UM-85FEA

LFE5U-85F-6BG756C

248

202

201

222

199

303

Lattice Diamond 3.10

Synplify Pro F-2012.09L-SP1

Aldec Active-HDL 10.3 Lattice Edition

ModelSim SE 10.2c

8 Staženo z Arrow.com.

FPGA-IPUG-02043-1.6

Uživatelská příručka FIR Filter IP Core
3. Vlastnosti
· Variabilní počet odboček až 2048 · Šířka vstupu a koeficientů 4 až 32 bitů · Podpora více kanálů až pro 256 kanálů · Poměry decimace a interpolace od 2 do 256 · Podpora polopásmového filtru · Konfigurovatelný paralelismus z plně paralelního do sériového čísla · Data a koeficienty se znaménkem nebo bez znaménka · Symetrie koeficientů a optimalizace záporné symetrie · Podpora koeficientů s možností opětovného načtení · Plně přesná aritmetika · Volitelná výstupní šířka a přesnost · Volitelné přetečení: zalomení nebo sytost · Volitelné zaokrouhlení: zkrácení, zaokrouhlení směrem k nule , zaokrouhlení od nuly, zaokrouhlení na nejbližší a konvergentní
zaokrouhlení · Šířka a přesnost specifikovaná pomocí zápisu pevných bodů · Signály handshake pro usnadnění hladkého propojení

FPGA-IPUG-02043-1.6

Staženo z Arrow.com.

Uživatelská příručka FIR Filter IP Core
4. Popis funkce
Tato kapitola poskytuje funkční popis jádra IP filtru FIR.
4.1. Schéma rozhraní
Schéma rozhraní nejvyšší úrovně pro jádro FIR Filter IP je znázorněno na obrázku 4.1.

Obrázek 4.1. Rozhraní nejvyšší úrovně pro jádro FIR Filter IP Core
4.2. Architektura filtru FIR
Provoz FIR filtru na datechamples lze popsat jako operaci součtu produktů. U filtru N-tap FIR je aktuální vstup sample a (N-1) předchozí vstup samples se vynásobí N filtrovými koeficienty a výsledných N součinů se sečte, aby se dostal jeden výstup sample, jak je uvedeno níže.
(1)
Ve výše uvedené rovnici je hn , n=0,1,…, N-1 impulsní odezva; xn, n=0,1,…, je vstup; a yn, n=0,1,…, je
výstup. Počet zpožďovacích prvků (N-1) představuje pořadí filtru. Počet vstupních dat samples (aktuální a předchozí) použité při výpočtu jednoho výstupu sample představuje počet kohoutků filtru (N).
4.2.1. Implementace přímou formou
V implementaci přímého formuláře znázorněné na obrázku 4.2 je vstup sampsoubory budou posunuty do fronty posuvného registru a každý posuvný registr je připojen k multiplikátoru. Součin z multiplikátorů se sečte, aby se získal výstup s FIR filtruample.

10 Staženo z Arrow.com.

FPGA-IPUG-02043-1.6

Uživatelská příručka FIR Filter IP Core
Obrázek 4.2. Přímý FIR filtr
4.2.2. Symetrická implementace
Impulzní odezva pro většinu FIR filtrů je symetrická. Tuto symetrii lze obecně využít ke snížení aritmetických požadavků a vytvoření plošně efektivních realizací filtrů. Pro symetrické koeficienty je možné použít pouze polovinu multiplikátorů ve srovnání s tím, který se používá pro podobný filtr s nesymetrickými koeficienty. Implementace pro symetrické koeficienty je znázorněna na obrázku 4.3.

Obrázek 4.3. Implementace FIR filtru symetrických koeficientů
4.2.3. Polyphase Interpolation FIR Filter
Možnost polyfázového interpolačního filtru implementuje výpočetně účinný 1-to-P interpolační filtr zobrazený níže, kde P je celé číslo větší než 1. Obrázek 4.4 ukazuje polyfázový interpolátor, kde každá větev je označována jako polyfáze.

Obrázek 4.4. Polyfázový interpolátor

FPGA-IPUG-02043-1.6

Staženo z Arrow.com.

Uživatelská příručka FIR Filter IP Core
V této struktuře budou vstupní data načtena do každé polyfáze současně a výstupní data každé polyfáze budou uvolněna jako výstupní sample FIR. Počet polyfází se rovná interpolačnímu faktoru. Koeficienty jsou přiřazeny všem polyfázím rovnoměrně.
4.2.4. Polyphase Decimation FIR Filter
Možnost polyfázového decimačního filtru implementuje výpočetně efektivní decimační filtr P-to-1 zobrazený na obrázku 4.5, kde P je celé číslo větší než 1.

Obrázek 4.5. Polyfázový decimátor
V této struktuře je vstup sample se zavádí postupně do každé z polyfází, přičemž současně je přiváděna pouze jedna polyfáze. Když jsou všechny polyfáze zatíženy asample, výsledky z polyfází jsou sečteny a uvolněny jako výstup FIR filtru. V tomto schématu P vstup sampsoubory generují jeden výstup sample, kde P je decimační faktor.
4.2.5. Vícekanálové FIR filtry
Je velmi běžné vidět filtry FIR používané ve scénářích vícekanálového zpracování. Maximální možná propustnost implementace FIR filtru je často mnohem vyšší než propustnost požadovaná pro jeden zpracovávaný kanál. Pro takové aplikace je žádoucí používat stejné zdroje časově multiplexovaným způsobem pro realizaci vícekanálových FIR filtrů. S výjimkou plně paralelních implementací, kde se používá dostatek násobičů k provedení všech nezbytných výpočtů v jednom hodinovém cyklu, používá FIR filtr k napájení každého násobiče nezávislé paměti odboček a koeficientů. Vícekanálové implementace tedy vedou k nižšímu využití paměti ve srovnání s vícenásobnými instancemi FIR filtrů. Pro případy, kdy všechny kanály používají stejnou sadu koeficientů, má použití vícekanálového FIR filtru jasnou výhodutage vyžadují paměti s menšími koeficienty.

4.3. Podrobnosti o implementaci
Obrázek 4.6 ukazuje funkční blokové schéma jádra IP filtru FIR.

coeffin coeffwe coeffset

Koeficientová paměť

rámus

Vstupní registry

Klepněte na Paměť

Zmije symetrie

Pole multiplikátoru

Zmije strom

Zpracování výstupu

dout

neplatný ibstart ifactor dfactor
soubor faktorů

Logika řízení
Obrázek 4.6. Funkční blokové schéma

neplatné obstart rfi

12 Staženo z Arrow.com.

FPGA-IPUG-02043-1.6

Uživatelská příručka FIR Filter IP Core
Data a koeficienty jsou uloženy v různých pamětech znázorněných jako výčepní paměť a paměť koeficientů ve výše uvedeném diagramu. Sčítačka symetrie se používá, pokud jsou koeficienty symetrické. Pole multiplikátorů obsahuje jeden nebo více multiplikátorů v závislosti na specifikaci uživatele. Sčítací strom provádí součet součinů. V závislosti na konfiguraci je sčítací strom nebo jeho část implementována uvnitř bloků DSP. Blok výstupního zpracování provádí redukci výstupní šířky a kontrolu přesnosti. Tento blok obsahuje logiku pro podporu různých typů zaokrouhlování a přetečení. Blok označený jako Control Logic řídí plánování dat a aritmetických operací na základě typu filtru (interpolační, decimační nebo vícekanálový) a multiplikačního multiplexování.
Paměti odboček a koeficientů jsou spravovány odlišně pro různé konfigurace FIR filtru. Obrázek 4.7 ukazuje přiřazení paměti pro 16-tapový, 3-kanálový, symetrický FIR filtr se dvěma multiplikátory.

Obrázek 4.7. Správa paměti klepnutím a koeficientů pro Sample FIR Filtr
V diagramu jsou dvě paměti odboček a paměť koeficientů pro každý multiplikátor. Hloubka každé paměti je ceil (klepnutí/2/násobič) *kanál, což je v tomto příkladu 12ample, kde operátor ceil(x) vrací nejbližší vyšší celé číslo, pokud je argument x zlomkový.

4.4. Konfigurace jádra filtru FIR
4.4.1. Možnosti architektury
Možnosti pro počet kanálů, počet klepnutí a typ filtru jsou nezávislé a přímo specifikované v záložce Architektura rozhraní IP jádra (podrobnosti viz Nastavení parametrů). Je-li vyžadován vícefázový decimátor nebo interpolátor, lze faktor decimace nebo interpolace zadat přímo v rozhraní. Decimační nebo interpolační faktor lze také specifikovat prostřednictvím vstupních portů během provozu výběrem odpovídající možnosti Variable. Pokud je vybrána možnost Variabilní decimační faktor (nebo Variabilní interpolační) faktor, lze faktor decimace (nebo interpolace) měnit od dvou do Decimační faktor (nebo Interpolační faktor) prostřednictvím vstupního portu.
4.4.1.1. Specifikace koeficientů Koeficienty filtru jsou specifikovány pomocí koeficientů file. Koeficienty file je text file s jedním koeficientem na řádek. Pokud jsou koeficienty symetrické, musí být zaškrtnuto zaškrtávací políčko Symetrické koeficienty, takže jádro IP používá symetrické sčítačky ke snížení počtu použitých multiplikátorů. Pokud je zaškrtnuto políčko Symetrické koeficienty, bude se z koeficientu načítat pouze polovina koeficientů file. Pro filtr symetrických koeficientů n-tap počet

FPGA-IPUG-02043-1.6

Staženo z Arrow.com.

Uživatelská příručka FIR Filter IP Core
koeficienty načtené z koeficientů file se rovná ceil(n/2). U vícekanálových filtrů jsou nejprve specifikovány koeficienty pro kanál 0, potom následují koeficienty pro kanál 1 a tak dále. U vícekanálových filtrů existuje možnost určit, zda jsou koeficienty různé pro každý kanál nebo stejné (společné) pro všechny kanály. Pokud jsou koeficienty společné, je třeba v koeficientech zadat pouze jednu sadu koeficientů file. Hodnoty koeficientů v file může být v libovolném radixu (desítkové, hexadecimální nebo binární) zvolené uživatelem. Unární záporný operátor se používá pouze v případě, že koeficienty jsou specifikovány v desítkové soustavě. Pro hexadecimální a binární radikály musí být čísla reprezentována ve formě dvojkového doplňku. Bývalýample koeficienty file v desítkovém formátu pro 11tap, 16bitová sada koeficientů je uvedena níže. V tomto example, binární bod koeficientů je 0. -556 -706 -857 -419 1424 5309 11275 18547 25649 30848 32758 An example koeficienty file ve formátu s plovoucí desetinnou čárkou pro výše uvedený případ, kdy je pozice binární čárky koeficientů 8, je uveden níže. Koeficienty budou kvantovány tak, aby odpovídaly 16.8 zlomkovým datům, ve kterých 16 je plná šířka koeficientů a 8 je šířka zlomkové části. -2.1719 -2.7578 -3.3477 -1.6367 5.5625 20.7383 44.043 72.45 100.0191 120.5 127.96 Je-li zaškrtnuto zaškrtávací políčko Koeficienty opětovného načtení během provozu filtru jádra, lze koeficienty FIR upravit S touto volbou musí být požadované koeficienty načteny před provozem filtru. Koeficienty musí být načteny v určitém pořadí, které je určeno programem dodávaným s jádrem IP. Jádro IP může také volitelně provádět změnu pořadí interně, i když s využitím více zdrojů. Pokud je tato možnost požadována, lze zaškrtnout políčko Reorder Coefficients Inside. S touto volbou mohou být koeficienty načteny v normálním sekvenčním pořadí do jádra.
4.4.1.2. Multiplikační faktor multiplexování Propustnost a využití zdrojů lze řídit přiřazením správné hodnoty parametru Multiplikační faktor multiplexování. Plně paralelního provozu (jeden výstupní údaj na takt) lze dosáhnout nastavením multiplikačního faktoru multiplexování na 1. Pokud je multiplikační multiplikační faktor nastaven na maximální hodnotu zobrazenou v rozhraní, je podporován plný sériový provoz a trvá až n hodiny pro výpočet jednoho výstupního údaje sample, kde n je počet odboček pro nesymetrický FIR filtr a poloviční počet odboček pro symetrický FIR filtr. Maximální hodnota multiplikačního faktoru multiplexování pro různé konfigurace n-tap FIR filtru je uvedena v tabulce 4.1.

14 Staženo z Arrow.com.

FPGA-IPUG-02043-1.6

Uživatelská příručka FIR Filter IP Core

Tabulka 4.1. Maximální multiplikační faktor multiplexování pro různé konfigurace*

Typ FIR Nesymetrický symetrický polopás

Jednotná sazba n Strop(n/2) podlaha((n+1)/4)+1

Interpolátor s faktorem=i Ceil(n/i) Ceil(n/2i) floor((n+1)/4)

*Poznámka: Minimální hodnota operátora (x) vrátí nejbližší nižší celé číslo, pokud x je zlomková hodnota.

Decimátor s Factor Ceil(n/d) Ceil(n/2d) floor((n+1)/8)+1

4.4.2. Možnosti specifikace I/O
Ovládací prvky na kartě rozhraní I/O Specifications se používají k definování různých šířek a metod přesnosti v datové cestě. Šířka a pozice binárních bodů vstupních dat a koeficientů mohou být definovány nezávisle. Ze šířky vstupních dat, šířky koeficientu a počtu klepnutí se automaticky stanoví plná přesná výstupní šířka a skutečné umístění výstupního binárního bodu. Výstup s plnou přesností je převeden na uživatelem specifikovanou výstupní šířku vypuštěním některých bitů s nejnižší hodnotou (LS) a některých nejvýznamnějších (MS) a provedením zadaného zpracování zaokrouhlení a přetečení. Výstup je určen šířkou výstupu a parametrem pozice výstupního binárního bodu.
4.4.2.1. Zaokrouhlování
Pro zaokrouhlování je podporováno následujících pět možností: · Žádné Zahodí všechny bity napravo od výstupního nejméně významného bitu a ponechá výstup neopravený. · Zaokrouhlování nahoru Zaokrouhluje na nejbližší kladnější číslo. · Zaokrouhlování od nuly Zaokrouhlí od nuly, pokud je zlomková část přesně jedna polovina. · Zaokrouhlení směrem k nule Zaokrouhlí směrem k nule, pokud je zlomková část přesně jedna polovina. · Konvergentní zaokrouhlování Zaokrouhlí na nejbližší sudou hodnotu, pokud je zlomková část přesně jedna polovina.

4.4.3. Možnosti implementace
4.4.3.1. Typ paměti
Jádro FIR Filter IP používá paměti pro ukládání dat zpoždění odboček, koeficientů a pro některé konfigurace vstupních nebo výstupních dat. Počet použitých paměťových jednotek závisí na několika parametrech včetně šířky dat, počtu klepnutí, typu filtru, počtu kanálů a symetrie koeficientů. Ve většině případů vyžaduje každý multiplikátor jednu paměťovou jednotku dat a jednu paměťovou jednotku koeficientů. Interpolační nebo decimační filtry mohou navíc používat vstupní nebo výstupní vyrovnávací paměti. Možnost rozhraní typu paměti lze použít k určení, zda se pro ukládání dat, koeficientů, vstupu a výstupu použije EBR nebo distribuovaná paměť. Možnost nazvaná Auto ponechává tuto volbu na nástroji IP generátor, který používá EBR, pokud je paměť hlubší než 128 míst a jinak distribuovaná paměť.

FPGA-IPUG-02043-1.6

Staženo z Arrow.com.

Uživatelská příručka FIR Filter IP Core

4.5. Popisy signálů
Popis portů Input/Output (I/O) pro jádro FIR Filter IP je uveden v tabulce 4.2.

Tabulka 4.2. Definice portů nejvyšší úrovně

Přístav

Bity

Obecné I / O

clk

rstn

rámus

Šířka vstupních dat

neplatné

dout neplatné
rfi

Výstupní šířka 1
1

Když je vybrána možnost Znovu načíst koeficienty

rakev

Poznámky 1*

coeffwe

I/O

Popis

Systémové hodiny pro datové a řídicí vstupy a výstupy.

Široký systémový asynchronní signál aktivní-nízký reset.

Vstupní data.

Vstupní platný signál. Vstupní data jsou načtena pouze tehdy

neplatný je vysoký.

Výstupní data.

Kvalifikátor výstupních dat. Výstupní data dout jsou platná pouze tehdy, když

tento signál je vysoký.

Připraveno pro vstup. Tento výstup, je-li vysoký, znamená, že IP

jádro je připraveno přijímat další vstupní data. Platná data mohou být

být aplikován na din pouze v případě, že rfi bylo vysoké během předchozích hodin

cyklus.

Vstupní koeficienty. Koeficienty je třeba načíst

přes tento port v určitém pořadí. Viz část

Propojení s jádrem FIR Filter IP pro podrobnosti.

Po potvrzení bude zapsána hodnota na sběrnici coeffin

paměti koeficientů.

koefset

Tento vstup se používá k signalizaci filtru, aby použil nedávno

zatížená sada koeficientů. Tento signál musí být vysoce pulzní

jeden hodinový cyklus po načtení celé sady koeficientů

pomocí coeffin a coeffwe.

Když je počet kanálů větší než 1

ibstart

Začátek vstupního bloku. U vícekanálových konfigurací tento vstup

identifikuje kanál 0 vstupu.

obstartovat

Spuštění výstupního bloku. Pro vícekanálové konfigurace toto

výstup identifikuje kanál 0.

Když je zaškrtnuto Variabilní interpolační faktor nebo Variabilní decimační faktor

ifaktor

ceil(Log2(Interpolace

Hodnota interpolačního faktoru

faktor+1))

dfactor

ceil(Log2(decimační faktor+1))

Hodnota decimačního faktoru

soubor faktorů

Nastavuje faktor interpolace nebo faktor decimace.

Volitelné I/O

Hodiny Povolit. Zatímco tento signál je zrušen, jádro ano

ignorovat všechny ostatní synchronní vstupy a udržovat jeho proud

stát

Synchronní reset. Při tvrzení po dobu alespoň jedné hodiny

cyklu jsou všechny registry v jádře IP inicializovány a resetovány

stát.

Poznámky: 1. Šířka pro typ se znaménkem a symetrickou interpolaci je šířka koeficientů +1. 2. Šířka pro neznaménkovou a symetrickou interpolaci je Šířka koeficientů +2. 3. Šířka pro všechny ostatní případy je šířka koeficientů.

16 Staženo z Arrow.com.

FPGA-IPUG-02043-1.6

Uživatelská příručka FIR Filter IP Core

4.6. Propojení s jádrem FIR Filter IP Core
4.6.1. Datové rozhraní
Data jsou přiváděna do jádra přes din a ven z jádra přes dout.

4.6.2. Více kanálů
Pro vícekanálové implementace jsou v jádře IP k dispozici dva porty, ibstart a obstart pro synchronizaci čísel kanálů. Vstup ibstart se používá k identifikaci dat kanálu 0 použitých na vstupech. Výstupní začátek je vysoký současně s výstupními daty kanálu 0.

4.6.3. Variabilní interpolační/decimační faktor
Když je interpolační (nebo decimační) faktor proměnný, jsou k jádru IP přidány porty ifactor (nebo dfactor) a factorset. Interpolační (nebo decimační) faktor použitý na port ifactor (nebo dfactor) je nastaven, když je sada faktorů zábleskového signálu vysoká. Když se změní faktor interpolace (nebo decimace), výstupní rfi klesne na několik cyklů. Když se opět zvýší, filtr funguje jako interpolační (nebo decimační) filtr odpovídající nové hodnotě faktoru.

4.6.4. Dobíjecí koeficienty
Když je vybrána možnost Reloadable Coefficients, dva přidané porty, coeffin a coeffwe, se použijí k opětovnému načtení koeficientů. Všechny koeficienty je třeba načíst v jedné dávce, přičemž signál coeffwe musí být vysoký po celou dobu trvání zatížení. Po načtení všech koeficientů musí koefset vstupního signálu pulzovat vysoko po dobu jednoho hodinového cyklu, aby se nové koeficienty projevily.
Existují dva způsoby, jak lze koeficienty použít pro opětovné načtení paměti koeficientů, jak je specifikováno parametrem Reorder Coefficients Inside.
Pokud není vybrána možnost Reorder Coefficients Inside, musí být koeficienty aplikovány v určitém pořadí pro opětovné načtení paměti koeficientů. Hrubé koeficienty, jak je uvedeno v koeficientech file, lze převést na znovu načístelnou sekvenci pomocí programu pro generování koeficientů coeff_gen.exe (pro Windows) dostupného ve složce gui v instalačním adresáři IP (např.ample, ve složce C:LatticeCorefir_core_v6.0gui). Názvy programu pro generování koeficientů pro UNIX a Linux jsou coeff_gen_s a coeff_gen_l. Pro Windows je program vyvolán následovně:
coeff_gen.exefile_name>.lpc
Poznámka: Pokud je v lpc file, hodnota parametru varcoeff= je Ano, před vygenerováním ROM ji změňte na Ne files ručně.
Tento příkaz převede koeficienty na vstupu file, jak odkazuje koefffile= parametr v lpc file, na posloupnost koeficientů zatížení file s názvem coeff.mem. Všimněte si, že výstup file může obsahovat více koeficientů, než bylo původně kvůli vloženým nulovým koeficientům. Všechny koeficienty na výstupu file, včetně nul, musí být aplikovány postupně přes koefínový port. Chcete-li získat posloupnost použití koeficientů, upravte vstupní koeficienty file se sekvenčními čísly (např. 1,2) a IP poběží file automaticky. V režimu přetížitelných koeficientů nebude jádro připraveno k provozu (výstup rfi nebude vysoký), dokud nebudou koeficienty zatíženy a koefset nebude prosazen vysoký.
Když je vybrán parametr Reorder Coefficients Inside, koeficienty se změní v jádře IP bez nutnosti ručního přeřazení popsaného výše. Pomocí této možnosti je k jádru IP přidána logika změny pořadí a uživatel může aplikovat koeficienty v normálním pořadí.
V tomto režimu, pokud je zvolen parametr Symmetric Coefficients, bude použita pouze polovina poskytnutých koeficientů. Napřample, je-li vstupní sekvence surového koeficientu: 1 2 3 4 5 6 5 4 3 2 1, koeficienty, které budou použity, budou 1 2 3 4 5 6.
Podobně, pokud je zvoleno Half Band, všechny vstupní koeficienty v sudých místech, kromě posledního, budou vyřazeny. Napřample, je-li vstupní sekvence surového koeficientu: 1 0 2 0 3 0 4 0 5 6 5 0 4 0 3 0 2 0 1, budou použity koeficienty 1 2 3 4 5 6.
Poznámka: Pokud parametr varcoeff= v lpc file je nastaven na Ano, změňte jej na Ne před generováním nových koeficientů file.

FPGA-IPUG-02043-1.6

Staženo z Arrow.com.

Uživatelská příručka FIR Filter IP Core
4.7. Specifikace časování
Časové diagramy pro jádro FIR Filter IP jsou uvedeny na obrázku 4.8 až obrázku 4.17. Všimněte si, že existují různé specifikace časování pro určité aplikace filtrů FIR používající zařízení Lattice XP2/ECP3/ECP5. Obrázek 4.8 až obrázek 4.11 platí pro všechny aplikace FIR.
4.7.1. Specifikace časování platí pro všechna zařízení
Obrázek 4.8. Jednokanálový, jednorychlostní FIR filtr s kontinuálními vstupy

Obrázek 4.9. Jednokanálový, jednorychlostní FIR filtr s mezerami na vstupu Obrázek 4.10. Faktorové signály
Obrázek 4.11. Přetížení koeficientu

18 Staženo z Arrow.com.

FPGA-IPUG-02043-1.6

Uživatelská příručka FIR Filter IP Core
4.7.2. Specifikace časování použitelné pro implementace LatticeXP2, LatticeECP3 a LatticeECP5
Kromě předchozích obrázků platí pro použití obou zařízení LatticeXP4.12, LatticeECP4.14 a LatticeECP2 Obrázek 3 až Obrázek 5: negativní symetrie, poloviční pásmo, interpolace a decimace faktorem a aplikace využívající násobiče 36×36.
Obrázek 4.12. Vícekanálový jednorychlostní FIR filtr (3 kanály)

Obrázek 4.13. Vícekanálový (3 kanály) interpolátor (faktor 3)

Obrázek 4.14. Vícekanálový (3 kanály) decimátor (faktor 3)

FPGA-IPUG-02043-1.6

Staženo z Arrow.com.

Uživatelská příručka FIR Filter IP Core
4.7.3. Specifikace časování Platí pro implementace LatticeECP3 a LatticeECP5
Jak bylo naznačeno dříve, obrázek 4.15 až obrázek 4.17 platí pro všechna zařízení LatticeECP3 a Lattice ECP5 jiná než ta, která jsou výslovně uvedena v předchozí části.

Obrázek 4.15. Vícekanálový jednorychlostní FIR filtr (3 kanály)

Obrázek 4.16. Vícekanálový (3 kanály) interpolátor (faktor 3)

Obrázek 4.17. Vícekanálový (3 kanály) decimátor (faktor 3)

20 Staženo z Arrow.com.

FPGA-IPUG-02043-1.6

Uživatelská příručka FIR Filter IP Core

5. Nastavení parametrů

Nástroje IPexpress a Clarity Designer se používají k vytváření IP a architektonických modulů v softwaru Diamond. Informace o tom, jak generovat IP adresu, naleznete v části Generování a vyhodnocování jádra IP.
Tabulka 5.1 uvádí seznam uživatelsky konfigurovatelných parametrů pro jádro IP filtru FIR. Nastavení parametrů se provádí pomocí rozhraní FIR Filter IP core Configuration v IPexpress nebo Clarity Designer. Četné možnosti základních parametrů IP filtru FIR jsou rozděleny do několika karet rozhraní, jak je popsáno v této kapitole.

Tabulka 5.1. Specifikace parametrů pro jádro IP filtru FIR

Parametr

Rozsah

Specifikace filtru

Počet kanálů

1 až 256

Počet kohoutků

1 až 2048

Typ filtru

{Single rate, Interpolator, Decimator}

Interpolační faktor

2 až 256

Variabilní interpolační faktor

{Ano, Ne}

Decimační faktor

2 až 256

Variabilní decimační faktor

{Ano, Ne}

Specifikace koeficientů

Znovu načíst koeficienty

{Ano, Ne}

Změňte pořadí koeficientů uvnitř

{Ano, Ne}

nastavené koeficienty

{Běžné, jeden na kanál}

Symetrické koeficienty

{Ano, Ne}

Negativní symetrie

{Ano, Ne}

Poloviční kapela

{Ano, Ne}

Koeficient radix

{Plovoucí desetinná čárka, Hex, Binární}

Koeficienty file

Zadejte nebo Procházet

Pokročilé možnosti

Multiplikátor Multiplexní faktor

Poznámka 1, Poznámka 2

Počet bloků SysDSP v řadě

5 – Poznámka 3

Specifikace I/O

Typ vstupních dat

{Podepsáno, nepodepsáno}

Šířka vstupních dat

4 až 32

Vstupní data pozice binárního bodu

-2 až Šířka vstupních dat + 2

Typ koeficientů

{Podepsáno, nepodepsáno}

Šířka koeficientů

4 až 32

Koeficienty pozice binárního bodu

-2 až Šířka koeficientů + 2

Výstupní šířka

4 až Max. výstupní šířka

Poloha výstupního binárního bodu

(4+Vstupní data binární pozice bodu + koeficient binární pozice bodu Max výstupní šířka) až (Výstupní šířka + Vstupní data binární
pozice bodu + Koeficient binární pozice bodu – 4)

Přesné ovládání

Zaokrouhlení přetečení

{Sytost, obal}
{Žádné, Zaokrouhlení nahoru, Zaokrouhlení od nuly, Zaokrouhlení směrem k nule, Konvergentní zaokrouhlení}

Výchozí
4 64 Jednotná sazba 2 Ne 2 Ne
Ano Ne Běžné Ne Ne Ne Desetinné –
Poznámka 2 Poznámka 3
Podepsáno 16
Podepsáno 16 0 38 0
Sytost Žádná

Typ paměti Typ datové paměti Typ koeficientové paměti Typ vstupní vyrovnávací paměti

{EBR, Distributed, Auto}

EBR

{EBR, Distributed, Auto}

EBR

{EBR, Distributed, Auto}

EBR

FPGA-IPUG-02043-1.6

Staženo z Arrow.com.

Uživatelská příručka FIR Filter IP Core

Parametr

Rozsah

Výchozí

Typ výstupní vyrovnávací paměti

{EBR, Distributed, Auto}

EBR

Optimalizace

{Area, Speed}

{Plocha}

Volitelné porty

{Ano, Ne}

Žádný

{Ano, Ne}

Žádný

Možnosti syntézy

Frekvenční omezení

1 400

300

Poznámky:

1. Multiplikační faktor multiplexování je omezen počtem bloků DSP v zařízení (A) a skutečným počtem bloků DSP a

konstrukční potřeby (B). Když A>B, multiplikační faktor multiplexování je nastaven na 1; jinak bude hodnota větší než 1.

2. Podrobnosti viz Multiplikační faktor multiplexování. 3. Maximální počet bloků DSP dostupných v řadě ve vybraném zařízení.

Výchozí hodnoty zobrazené na následujících stránkách jsou hodnoty použité pro referenční návrh filtru FIR. Možnosti jádra IP pro každou kartu jsou popsány podrobněji.

5.1. Architektura Tab
Obrázek 5.1 ukazuje obsah karty Architektura.

Obrázek 5.1. Karta Architektura rozhraní FIR Filter IP Core

22 Staženo z Arrow.com.

FPGA-IPUG-02043-1.6

Tabulka 5.2. Položka rozhraní karty Architektura
Počet kanálů Počet kohoutků Typ filtru Interpolační faktor Proměnný Interpolační faktor Decimační faktor Proměnný decimační faktor Koeficienty opětovného načtení Přeuspořádat koeficienty uvnitř
Koeficienty nastavují symetrické koeficienty
Negativní symetrie poloviční pásmo
Koeficient Radix

Uživatelská příručka FIR Filter IP Core
Popis
Tato možnost umožňuje uživateli určit počet kanálů.
Tato možnost umožňuje uživateli určit počet klepnutí.
Tato možnost umožňuje uživateli určit, zda je filtr jednosazbový, interpolátor nebo decimátor.
Tato možnost umožňuje uživateli zadat hodnotu pevného interpolačního faktoru. Pokud je typem FIR interpolace, hodnota by měla být 2 až 256. Jinak bude automaticky nastavena na 1.
Tato možnost umožňuje uživateli určit, zda je faktor interpolace pevný v době generování IP nebo proměnný během běhu. Pokud je toto zaškrtnuto, interpolační faktor se nastaví prostřednictvím ifactor vstupního portu, když je sada faktorů vysoká. Tato možnost umožňuje uživateli zadat hodnotu pevného decimačního faktoru. Pokud je typ FIR decimační, hodnota by měla být 2 až 256. Jinak bude automaticky nastavena na 1.
Tato možnost umožňuje uživateli určit, zda je faktor decimace pevný v době generování IP nebo proměnný během běhu. Pokud je toto zaškrtnuto, decimační faktor se nastaví prostřednictvím vstupního portu dfactor, když je faktor set vysoký. Tato možnost umožňuje uživateli určit, zda jsou koeficienty pevné nebo znovu načíst. Pokud je zaškrtnuto, lze koeficienty znovu načíst během provozu jádra pomocí vstupního portu coeffin.
Když lze koeficienty znovu načíst, je třeba je zadat v určitém pořadí. Přeskupení lze provést pomocí programu dodávaného spolu s jádrem IP. Jádro však také poskytuje volitelné přeuspořádání hardwaru na úkor dalších hardwarových zdrojů. Pokud je vybrána tato možnost, koeficienty mohou být zadány v normálním pořadí k jádru a jádro vnitřně změní pořadí lemu podle potřeby. Tato možnost není dostupná, když je typ filtru interpolátor a jsou povoleny symetrické koeficienty.
Tato možnost umožňuje uživateli určit, zda se pro všechny kanály použije stejná sada koeficientů, nebo se pro každý kanál použije samostatná sada koeficientů.
Tato možnost umožňuje uživateli určit, zda jsou koeficienty symetrické. Pokud je toto zaškrtnuto, z inicializace se načte pouze polovina počtu koeficientů (pokud je počet klepnutí lichý, poloviční hodnota se zaokrouhlí na nejbližší vyšší celé číslo). file.
Pokud je toto zaškrtnuto, koeficienty jsou považovány za záporně symetrické. To znamená, že druhá polovina koeficientů se rovná záporné hodnotě odpovídajících koeficientů první poloviny.
Tato možnost umožňuje uživateli určit, zda je realizován polopásmový filtr. Pokud je toto zaškrtnuto, z inicializace se načte pouze polovina počtu koeficientů (pokud je počet klepnutí lichý, poloviční hodnota se zaokrouhlí na nejbližší vyšší celé číslo). file.
Tato volba umožňuje uživateli určit radix pro koeficienty v koeficientech file. Pro desetinný radix mají záporné hodnoty předcházející unární znaménko mínus. Pro hexadecimální (Hex) a binární radikály musí být záporné hodnoty zapsány ve formě doplňku 2 s použitím přesně tolika číslic, kolik je specifikováno parametrem šířky koeficientů. Koeficienty s pohyblivou řádovou čárkou jsou uvedeny ve formuláři . , kde číslice 'n' označují celočíselnou část a číslice 'd' desetinnou část. Hodnoty koeficientů s pohyblivou řádovou čárkou musí být konzistentní s parametry Šířka koeficientů a Koeficienty pozice binárního bodu. Napřample, pokud . je 8.4 a typ Koeficienty je bez znaménka, hodnota koeficientů by měla být mezi 0 a 11111111.1111 (255.9375).

FPGA-IPUG-02043-1.6

Staženo z Arrow.com.

Uživatelská příručka FIR Filter IP Core
Koeficienty položek rozhraní File
Multiplikační faktor multiplexování
Počet bloků sysDSP v řadě

Popis
Tato možnost umožňuje uživateli zadat název a umístění koeficientů file. Pokud koeficienty file není zadáno, filtr je inicializován s výchozím nastaveným koeficientem.
Tato možnost umožňuje uživateli zadat multiplikační faktor multiplexování. Tento parametr by měl být nastaven na 1 pro plně paralelní aplikace a na maximální hodnotu podporovanou rozhraním pro plně sériové aplikace.
Tento parametr umožňuje uživateli určit maximální počet násobičů DSP, které se mají použít v řadě DSP k dosažení optimálního výkonu. Napřample, pokud má cílové zařízení 20 násobičů v řadě DSP a návrh vyžaduje 22 násobičů, může uživatel zvolit použití všech 20 násobičů v jedné řadě a dvou násobičů v jiné řadě, nebo méně než 20 násobičů v každé řadě (např. 8 ), což může přinést lepší výkon. V jedné instanci FIR lze použít multiplikátory rozložené maximálně do tří řad DSP. Tento parametr je platný pouze na zařízeních LatticeECP3 a ECP5.

5.2. Specifikace I/O Tab
Obrázek 5.2 ukazuje obsah záložky I/O Specification.

Obrázek 5.2. Karta Specifikace I/O rozhraní FIR Filter IP Core

24 Staženo z Arrow.com.

FPGA-IPUG-02043-1.6

Tabulka 5.3. Položka rozhraní karty I/O Specification
Typ vstupních dat Šířka vstupních dat Vstupní data Binární bod Koeficienty polohy Typ Koeficienty Šířka Koeficienty Binární bod Poloha Výstupní šířka
Výstupní binární body
Přetékat
Zaokrouhlování

Uživatelská příručka FIR Filter IP Core
Popis
Tato možnost umožňuje uživateli určit typ vstupních dat jako podepsaný nebo nepodepsaný. Tato volba umožňuje uživateli zadat číslo vstupních dat twwiod'tsh.complement.
Tato možnost umožňuje uživateli určit umístění binárního bodu ve vstupních datech. Toto číslo udává bitovou pozici binárního bodu z LSB vstupních dat. Pokud je číslo nula, tečka je hned za LSB, pokud je kladná, je nalevo od LSB a pokud je záporná, je napravo od LSB.
Tato volba umožňuje uživateli určit typ koeficientů jako podepsaný nebo nepodepsaný. Pokud je typ se znaménkem, jsou data koeficientu interpretována jako číslo doplňku 2. Tato možnost umožňuje uživateli určit šířku koeficientů. Tato volba umožňuje uživateli určit umístění binárního bodu v koeficientech. Toto číslo udává bitovou pozici binárního bodu z LSB koeficientů. Pokud je číslo nula, tečka je hned za LSB; pokud je kladný, je nalevo od LSB a pokud je záporný, je napravo od LSB.
Tato možnost umožňuje uživateli určit šířku výstupních dat. Maximální šířka výstupu s plnou přesností je definována pomocí Max Output Width = šířka vstupních dat + šířka koeficientů + strop (Log2 (počet odboček/interpolační faktor)). Výstup jádra je obvykle součástí výstupu s plnou přesností rovnající se šířce výstupu a je extrahován na základě různých parametrů polohy binárního bodu. Formát pro interní plně přesný výstup se zobrazí jako statický text vedle ovládacího prvku Output width v rozhraní. Formát je zobrazen jako WF, kde W je šířka výstupu s plnou přesností a F je umístění binárního bodu z LSB výstupu s plnou přesností, počítáno doleva. Napřample, pokud je WF 16.4, pak výstupní hodnota bude yyyyyyyyyyyy.yyyy v binárním radixu. Např.ample, 110010010010.0101.
Tato možnost umožňuje uživateli určit bitovou pozici binárního bodu z LSB skutečného výstupu jádra. Pokud je číslo nula, tečka je hned za LSB, pokud je kladná, je nalevo od LSB a pokud je záporná, je napravo od LSB. Toto číslo spolu s parametrem Šířka výstupu určuje, jak je skutečný výstup jádra extrahován ze skutečného výstupu s plnou přesností. Parametry precizního řízení Overflow a Rounding se použijí v tomto pořadí, když jsou MSB a LSB vyřazeny ze skutečného výstupu s plnou přesností.
Tato možnost umožňuje uživateli určit, jaký druh kontroly přetečení má být použit. Tento parametr je dostupný vždy, když je potřeba vypustit některé MSB ze skutečného výstupu. Pokud je vybrána Saturation, výstupní hodnota je oříznuta na maximum, pokud je kladná, nebo na minimum, pokud je záporná, zatímco jsou MSB vyřazeny. Pokud je volba Wrap-around, MSB jsou jednoduše vyřazeny bez provedení jakékoli opravy.
Tato možnost umožňuje uživateli určit metodu zaokrouhlování, když je potřeba vypustit jeden nebo více LSB ze skutečného výstupu.

FPGA-IPUG-02043-1.6

Staženo z Arrow.com.

Uživatelská příručka FIR Filter IP Core
5.3. Implementace Tab
Obrázek 5.3 ukazuje obsah záložky Implementace.

Obrázek 5.3. Karta Implementace rozhraní FIR Filter IP Core

Tabulka 5.4. Položka rozhraní karty Implementace
Typ datové paměti
Koeficient Typ paměti
Typ vstupní vyrovnávací paměti Typ výstupní vyrovnávací paměti Synchronní reset (sr) Aktivace hodin (ce)
Možnosti syntézy optimalizace

Popis
Tato možnost umožňuje uživateli určit výběr typu paměti, která se používá pro ukládání dat. Pokud je vybrána možnost EBR, jsou pro ukládání dat použity paměti Lattice Embedded Block RAM. Pokud je vybrána možnost Distributed, budou se pro ukládání dat používat distribuované paměti založené na vyhledávací tabulce. Pokud je vybrána možnost „Auto“, paměti EBR se použijí pro velikosti paměti hlubší než 128 míst a distribuované paměti se použijí pro všechny ostatní paměti. Pokud je typ se znaménkem, data jsou interpretována jako číslo s dvojkovým doplňkem.
Tato volba umožňuje uživateli určit typ paměti, která se používá pro ukládání koeficientů. Při výběru EBR se pro uložení koeficientů použijí paměti EBR. Je-li volba Distribuovaná, jsou pro ukládání koeficientů použity distribuované paměti. Pokud je vybrána možnost Auto, paměti EBR se použijí pro velikosti paměti hlubší než 128 míst a pro všechny ostatní paměti se použijí distribuované paměti.
Tato možnost umožňuje uživateli určit typ paměti pro vstupní vyrovnávací paměť. Tato možnost umožňuje uživateli určit typ paměti pro výstupní vyrovnávací paměť.
Tato možnost umožňuje uživateli určit, zda je v IP zapotřebí port pro synchronní reset. Synchronní resetovací signál resetuje všechny registry v jádře IP filtru FIR.
Tato možnost umožňuje uživateli určit, zda je v IP vyžadován port pro povolení hodin. Řízení aktivace hodin lze použít pro úsporu energie, když se jádro nepoužívá. Použití portu pro povolení hodin zvyšuje využití zdrojů a může ovlivnit výkon v důsledku zvýšeného zahlcení směrováním.
Tato možnost určuje metodu optimalizace. Pokud je vybrána oblast, jádro je optimalizováno pro nižší využití zdrojů. Pokud je zvolena rychlost, jádro je optimalizováno pro vyšší výkon, ale s mírně vyšším využitím zdrojů.
Lattice LSE nebo Synplify Pro

26 Staženo z Arrow.com.

FPGA-IPUG-02043-1.6

Uživatelská příručka FIR Filter IP Core
6. Generování a vyhodnocování IP jádra
Tato kapitola poskytuje informace o tom, jak vygenerovat jádro Lattice FIR Filter IP pomocí softwarového nástroje IPexpress ispLEVER, který je součástí softwaru Diamond nebo ispLEVER, a jak zahrnout jádro do návrhu nejvyšší úrovně.
6.1. Licencování IP Core
K umožnění plného a neomezeného použití jádra IP filtru FIR v kompletním designu nejvyšší úrovně je vyžadována licence specifická pro IP jádro a zařízení. Pokyny k získání licencí pro jádra Lattice IP jsou uvedeny na: http://www.latticesemi.com/products/intellectualproperty/aboutip/isplevercoreonlinepurchas.cfm Uživatelé si mohou stáhnout a vygenerovat jádro IP filtru FIR a plně vyhodnotit jádro prostřednictvím funkčních simulace a implementace (syntéza, mapa, místo a trasa) bez IP licence. Jádro IP filtru FIR také podporuje schopnost vyhodnocení hardwaru IP Lattice, což umožňuje vytvářet verze jádra IP, které fungují v hardwaru po omezenou dobu (přibližně čtyři hodiny) bez nutnosti licence IP. Další podrobnosti viz. K povolení simulace časování, otevření návrhu v nástroji Diamond nebo ispLEVER EPIC a generování bitových proudů, které nezahrnují omezení časového limitu vyhodnocení hardwaru, je však vyžadována licence.
6.2. Začínáme
IP jádro FIR Filter je k dispozici ke stažení z IP serveru Lattice pomocí IPexpress nebo nástroje Clarity Designer. IP files jsou automaticky instalovány pomocí technologie ispUPDATE do libovolného adresáře specifikovaného zákazníkem. Po instalaci jádra IP bude jádro IP dostupné v rozhraní IPexpress nebo v nástroji Clarity Designer. Dialogové okno rozhraní nástroje IPexpress pro jádro IP filtru FIR je znázorněno na obrázku 6.1. Chcete-li vygenerovat konkrétní konfiguraci jádra IP, uživatel zadá: · Cesta projektu Cesta k adresáři, kde je vygenerovaná adresa IP files bude umístěn. · File Jméno Označení uživatelského jména přidělené vygenerovanému jádru IP a odpovídajícím složkám a files. · (Diamantový) výstup modulu Verilog nebo VHDL. · Rodina zařízení Rodina zařízení, na které má být adresa IP zacílena (například LatticeXP2, LatticeECP3 a další). Pouze
jsou uvedeny rodiny, které podporují konkrétní jádro IP. · Název dílu Konkrétní cílový díl v rámci vybrané rodiny zařízení.

Obrázek 6.1. Dialogové okno IPexpress

FPGA-IPUG-02043-1.6

Staženo z Arrow.com.

Uživatelská příručka FIR Filter IP Core
Všimněte si, že pokud je nástroj IPexpress volán z existujícího projektu, cesta k projektu, Výstup modulu, Rodina zařízení a Název součásti jsou výchozí pro zadané parametry projektu. Další informace naleznete v online nápovědě nástroje IPexpress. Chcete-li vytvořit vlastní konfiguraci, uživatel klepne na tlačítko Přizpůsobit v dialogovém okně nástroje IPexpress a zobrazí se rozhraní konfigurace jádra IP filtru FIR, jak je znázorněno na obrázku 6.2. V tomto dialogovém okně může uživatel vybrat možnosti parametru IP specifické pro jeho aplikaci. Více informací o FIR naleznete v Nastavení parametrů Filer Nastavení základních parametrů IP.

Obrázek 6.2. Dialogové okno konfigurace
Dialogové okno rozhraní nástroje Clarity Designer pro jádro FIR Filter IP je znázorněno na obrázku 6.3. · Vytvořit nový design Clarity Zvolte, zda chcete vytvořit nový adresář projektu Clarity Design, ve kterém bude jádro FIR IP
vytvořené. · Umístění návrhu Přehlednost Projektový adresář Cesta. · Název návrhu Název projektu Clarity Design. · Výstup HDL Popis hardwaru Jazyk výstupního formátu (Verilog nebo VHDL). · Otevřít design Clarity Otevřete existující projekt Clarity Design. · Design File Název existujícího projektu Clarity Design file s příponou .sbx.

Obrázek 6.3. Dialogové okno nástroje Clarity Designer

28 Staženo z Arrow.com.

FPGA-IPUG-02043-1.6

Uživatelská příručka FIR Filter IP Core
Záložka Clarity Designer Catalog je znázorněna na obrázku 6.4. Chcete-li vygenerovat konfiguraci jádra IP FIR, poklepejte na název IP na kartě Katalog.

Obrázek 6.4. Clarity Designer Katalog Tab
V dialogovém okně Fir Filter zobrazeném na obrázku 6.5 zadejte následující: · Název instance Název modulu instance jádra IP FIR.

Obrázek 6.5. Dialogové okno filtru jedle
Všimněte si, že pokud je nástroj Clarity Designer volán z existujícího projektu, místo návrhu, Rodina zařízení a Název dílu jsou výchozí pro zadané parametry projektu. Další informace naleznete v online nápovědě nástroje Clarity Designer. Chcete-li vytvořit vlastní konfiguraci, klikněte na tlačítko Customize v dialogovém okně nástroje Clarity Designer, aby se zobrazilo rozhraní konfigurace jádra FIR IP, jak je znázorněno na obrázku 6.6. V tomto dialogovém okně může uživatel vybrat možnosti parametru IP specifické pro jeho aplikaci. Další informace o nastavení parametrů FIR naleznete v části Nastavení parametrů.

FPGA-IPUG-02043-1.6

Staženo z Arrow.com.

Uživatelská příručka FIR Filter IP Core

Obrázek 6.6. Konfigurační rozhraní IP

30 Staženo z Arrow.com.

FPGA-IPUG-02043-1.6

Uživatelská příručka FIR Filter IP Core
6.3. Vytvořeno IPexpress Files a adresářová struktura nejvyšší úrovně
Když uživatel klepne na tlačítko Generovat, jádro IP a podpora files jsou generovány v zadaném adresáři Project Path. Adresářová struktura vygenerovaného files je znázorněno na obrázku 6.7.

Obrázek 6.7. FIR Filter IP Core Generovaná adresářová struktura

Návrhový tok pro IP vytvořený pomocí nástroje IPexpress využívá postsyntetizovaný modul (NGO) pro syntézu a chráněný model pro simulaci. Post-syntetizovaný modul je přizpůsoben a vytvořen během generování nástroje IPexpress.
Tabulka 6.1 uvádí seznam klíčů filevytvořené nástrojem IPexpress. Jména většiny vytvořených files jsou přizpůsobeny jménu modulu uživatele uvedenému v nástroji IPexpress. The files uvedené v tabulce 6.1 jsou všechny fileJe nutné implementovat a ověřit jádro FIR Filter IP v designu nejvyšší úrovně.

Tabulka 6.1. File Seznam File

Popis

_inst.v

Tento file poskytuje šablonu instance pro IP.

.proti

Tento file poskytuje obal pro jádro FIR pro simulaci.

_beh.v

Tento file poskytuje behaviorální simulační model pro jádro FIR.

_bb.v

Tento file poskytuje syntézní černou skříňku pro syntézu uživatele.

.ngo

nevládní organizace files poskytují syntetizované jádro IP.

.lpc .ipx
pmi_*.ngo *.rom

Tento file obsahuje možnosti nástroje IPexpress používané k opětovnému vytvoření nebo úpravě jádra v nástroji IPexpress. balíček IPexpress file (Pouze diamant). Toto je kontejner, který obsahuje odkazy na všechny prvky generovaného jádra IP potřebné pro podporu simulace, syntézy a implementace. IP jádro může být zahrnuto do uživatelského návrhu jeho importem file na přidružený projekt Diamond.
Jeden nebo více files implementací syntetizovaných paměťových modulů používaných v jádru IP.
Tento file poskytuje inicializační data paměti koeficientů filtru.

FPGA-IPUG-02043-1.6

Staženo z Arrow.com.

Uživatelská příručka FIR Filter IP Core

Následující dodatek files poskytující informace o stavu generování jádra IP jsou také generovány v adresáři Project Path: · _generate.tcl Skripty TCL, které mohou regenerovat IP z příkazového řádku. · _generate.log Syntéza a protokol map file. · _gen.log Protokol generování IP adresy IPexpress file.
6.4. Instanciování jádra
Vygenerovaný základní balíček FIR Filter IP obsahuje black-box ( _bb.v) a instance ( _inst.v) šablony, které lze použít k vytvoření instance jádra v designu nejvyšší úrovně. Bývalýample RTL referenční zdroj nejvyšší úrovně file který lze použít jako instanční šablonu pro jádro IP je k dispozici v fir_eval srcrtltop. Tuto referenci nejvyšší úrovně můžete také použít jako výchozí šablonu pro nejvyšší úroveň pro jejich kompletní návrh. Regenerací jádra IP pomocí nástroje Clarity Designer můžete upravit kteroukoli z možností specifických pro existující instanci IP. Obnovením jádra IP pomocí nástroje Clarity Designer můžete vytvořit (a v případě potřeby upravit) novou instanci IP se stávající konfigurací LPC/IPX. file.
6.5. Spuštění funkční simulace
Podpora simulace pro jádro FIR Filter IP je poskytována pro simulátor Aldec Active-HDL (Verilog a VHDL), simulátor Mentor Graphics ModelSim. Funkční simulace zahrnuje konfiguračně specifický model chování jádra IP filtru FIR. Testovací stolice generuje podněty k jádru a monitoruje výstup z jádra. Vygenerovaný balíček jádra IP obsahuje model chování specifický pro konfiguraci ( _beh.v) pro funkční simulaci v kořenovém adresáři Project Path. K dispozici jsou simulační skripty podporující simulaci hodnocení ModelSim fir_eval simmodelsimscripts. Součástí je simulační skript podporující vyhodnocovací simulaci Aldec fir_eval simaldecscripts. Simulace Modelsim i Aldec je podporována prostřednictvím testovací stolice fileje uvedeno v fir_evaltestbench. Modely potřebné pro simulaci jsou k dispozici v odpovídající složce modelů. Spuštění vyhodnocovací simulace Aldec: 1. Otevřete Active-HDL. 2. Na kartě Nástroje vyberte možnost Spustit makro. 3. Přejděte do složky fir_eval simaldecscripts a spusťte jeden ze zobrazených do skriptů. Spuštění vyhodnocovací simulace Modelsim: 1. Otevřete ModelSim. 2. Pod File vyberte Změnit adresář a vyberte složku
fir_eval simmodelsimscripts. 3. Na záložce Tools vyberte Execute Macro a spusťte zobrazený skript ModelSim do. Poznámka: Po dokončení simulace se zobrazí vyskakovací okno s dotazem Opravdu chcete dokončit? Zvolte Ne pro analýzu výsledků. Výběrem Ano zavřete ModelSim.
6.6. Syntetizace a implementace jádra v designu nejvyšší úrovně
Samotné jádro FIR Filter IP je syntetizováno a poskytnuto ve formátu NGO, když je jádro generováno prostřednictvím IPexpress. Můžete kombinovat jádro ve svém vlastním návrhu nejvyšší úrovně vytvořením instance jádra ve své nejvyšší úrovni file jak je popsáno v Instantiating the Core a poté syntetizovat celý návrh buď pomocí Synplify nebo Precision RTL Synthesis. Následující text popisuje tok implementace hodnocení pro platformy Windows. Postup pro platformy Linux a UNIX je popsán v souboru Readme file součástí jádra IP. Nejvyšší úroveň file _top.v je poskytován v fir_eval srcrtltop. Projektem je podporována tlačítková implementace referenčního návrhu file .ldf se nachází v fir_eval implsynplify. Chcete-li použít tento projekt file v diamantu:

32 Staženo z Arrow.com.

FPGA-IPUG-02043-1.6

Uživatelská příručka FIR Filter IP Core

1. Vyberte si File > Otevřít > Projekt. 2. Přejděte na fir_eval implsynplify v dialogovém okně Otevřít projekt. 3. Vyberte a otevřete _.ldf. V tomto okamžiku všechny fileje potřeba pro podporu syntézy nejvyšší úrovně a
implementace bude importována do projektu. 4. Vyberte kartu Proces v levém okně rozhraní. 5. Implementujte kompletní návrh prostřednictvím standardního toku rozhraní Diamond.
6.7. Hodnocení hardwaru
IP jádro FIR Filter podporuje hardwarovou vyhodnocovací schopnost Lattice IP, která umožňuje vytvářet verze IP jádra, které fungují v hardwaru po omezenou dobu (přibližně čtyři hodiny) bez nutnosti zakoupení IP licence. Může být také použit k vyhodnocení jádra v hardwaru v uživatelsky definovaných návrzích. Schopnost vyhodnocení hardwaru lze povolit/zakázat v nabídce Vlastnosti v nastavení Build Database v Diamond Project Navigator.
6.7.1. Povolení hodnocení hardwaru v Diamond
Chcete-li v Diamondu povolit vyhodnocení hardwaru, zvolte Projekt > Aktivní strategie > Přeložit nastavení návrhu. Schopnost vyhodnocení hardwaru lze povolit/zakázat v dialogovém okně Strategie. Ve výchozím nastavení je povoleno.

6.8. Aktualizace/regenerace jádra IP
Regenerací jádra IP pomocí nástroje IPexpress můžete upravit jakékoli jeho nastavení, včetně: typu zařízení, metody zadání návrhu a jakékoli možnosti specifické pro jádro IP. Regeneraci lze provést za účelem úpravy stávajícího jádra IP nebo vytvoření nového, ale podobného.

6.8.1. Regenerace jádra IP v Diamondu
Chcete-li obnovit jádro IP v Diamondu:
1. V IPexpress klikněte na tlačítko Obnovit. 2. V části Regenerovat view IPexpress, vyberte zdroj IPX file modulu nebo IP, které chcete regenerovat. 3. IPexpress zobrazuje aktuální nastavení modulu nebo IP v poli Zdroj. Proveďte nová nastavení v cíli
krabice. 4. Pokud chcete vygenerovat novou sadu files v novém umístění, nastavte nové umístění v cíli IPX File krabice. Základna
z file jméno bude základem všeho nového file jména. Cíl IPX File musí končit příponou .ipx. 5. Klikněte na Obnovit. Otevře se dialogové okno modulu s aktuálním nastavením možností. 6. V dialogovém okně modulu vyberte požadované možnosti.
Další informace o možnostech získáte klepnutím na tlačítko Nápověda. Podívejte se také na záložku O aplikaci v IPexpress, kde najdete odkazy na technické poznámky a uživatelské příručky. IP může obsahovat další informace.
Jak se mění možnosti, mění se schematický diagram modulu a zobrazuje I/O a prostředky zařízení, které modul potřebuje.
7. Chcete-li modul importovat do projektu, pokud tam ještě není, vyberte Import IPX to Diamond Project (není k dispozici v samostatném režimu).
8. Klepněte na Generovat. 9. Na kartě Generate Log zkontrolujte varování a chybové zprávy. 10. Klepněte na tlačítko Zavřít. Balíček IPexpress file (.ipx) podporovaný Diamond obsahuje odkazy na všechny prvky generovaného jádra IP potřebné pro podporu simulace, syntézy a implementace. IP jádro může být zahrnuto do uživatelského návrhu importem .ipx file na přidružený projekt Diamond. Chcete-li změnit nastavení možností modulu nebo IP, které již jsou v projektu návrhu, poklepejte na .ipx modulu file v File Seznam view. Otevře se IPexpress a dialogové okno modulu zobrazující aktuální nastavení možností. Poté přejděte ke kroku 6 výše.

FPGA-IPUG-02043-1.6

Staženo z Arrow.com.

Uživatelská příručka FIR Filter IP Core
6.9. Regenerace jádra IP v nástroji Clarity Designer Tool
Pro regeneraci jádra IP v Clarity Designer: 1. V záložce Clarity Designer Builder klikněte pravým tlačítkem na existující instanci IP a zvolte Config. 2. V dialogovém okně modulu vyberte požadované možnosti.
Další informace o možnostech získáte klepnutím na tlačítko Nápověda. Můžete také kliknout na záložku About v okně Clarity Designer pro odkazy na technické poznámky a uživatelské příručky. IP může obsahovat další informace. Jak se mění možnosti, mění se schematický diagram modulu a zobrazuje I/O a prostředky zařízení, které modul potřebuje. 3. Klepněte na tlačítko Konfigurovat.
6.10.Obnovení jádra IP v nástroji Clarity Designer Tool
Jak znovu vytvořit jádro IP v Clarity Designer: 1. V Clarity Designer klikněte na záložku Catalog. 2. Klepněte na kartu Import IP (ve spodní části view). 3. Klikněte na Procházet. 4. V okně Open IPX File v dialogovém okně vyhledejte soubor .ipx nebo .lpc file modulu. Použijte .ipx, pokud je k dispozici. 5. Klepněte na Otevřít. 6. Zadejte název cílové instance. Všimněte si, že tento název instance by neměl být stejný jako kterýkoli ze stávajících 7. IP instancí v aktuálním projektu Clarity Designer. 8. Klepněte na Import. Otevře se dialogové okno modulu. 9. V dialogovém okně vyberte požadované možnosti.
Další informace o možnostech získáte klepnutím na tlačítko Nápověda. Můžete se také podívat na záložku About v okně Clarity Designer, kde najdete odkazy na technické poznámky a uživatelské příručky. IP může obsahovat další informace. Jak se mění možnosti, mění se schematický diagram modulu a zobrazuje porty a prostředky zařízení, které modul potřebuje. 10. Klepněte na tlačítko Konfigurovat.

34 Staženo z Arrow.com.

FPGA-IPUG-02043-1.6

Reference
· Datový list rodiny LatticeXP2TM (DS1009) · Datový list rodiny LatticeECP3TM (DS1021) · Datový list rodiny ECP5TM a ECP5-5GTM (FPGA-DS-12012)

Uživatelská příručka FIR Filter IP Core

FPGA-IPUG-02043-1.6

Staženo z Arrow.com.

Uživatelská příručka FIR Filter IP Core
Technická podpora
Odešlete případ technické podpory prostřednictvím www.latticesemi.com/techsupport.

36 Staženo z Arrow.com.

FPGA-IPUG-02043-1.6

Uživatelská příručka FIR Filter IP Core

Dodatek A. Využití zdrojů
Tento dodatek poskytuje informace o využití zdrojů pro mřížkové FPGA využívající jádro FIR IP. Konfigurace IP uvedené v této kapitole byly vygenerovány pomocí softwarového nástroje IPexpress a nástroje Clarity Designer. IPexpress a Clarity Designer jsou konfigurační nástroj Lattice IP a jsou součástí standardní funkce nástroje Diamond design. Podrobnosti týkající se použití IPexpress a Clarity Designer lze nalézt v systémech nápovědy IPexpress, Clarity Designer a Diamond. Další informace o nástroji Diamond design najdete na Lattice web na adrese: www.latticesemi.com/software.

Zařízení LatticeECP3

Tabulka A.1. Výkon a využití zdrojů (LatticeECP3)*

Uživatelsky konfigurovatelný režim IPexpress 4 kanály, 64 odboček, multiplikační multiplexování 64

Plátky 134

LUT 254

Registry 222

DSP plátky 4

sysMEM EBR
2

fMAX (MHz) 227

1 kanál, 32 odboček, multiplikační multiplex 1

155

148

207

1 kanál, 32 odboček, multiplikační multiplex 4

260

238

482

153

*Poznámka: Charakteristiky výkonu a využití jsou generovány se zaměřením na zařízení LFE3-150EA-6FN672C pomocí softwaru Lattice Diamond 3.10.2 a Synplify Pro D-2013.09L beta. Výkon se může lišit při použití tohoto IP jádra v jiné hustotě, rychlosti nebo třídě v rámci rodiny LatticeECP3 nebo v jiné verzi softwaru.

Objednávací číslo dílu

Objednací číslo dílu (OPN) pro FIR Filter IP Core zacílené na zařízení LatticeECP3 je FIR-COMP-E3-U4.

Zařízení LatticeXP2

Tabulka A.2. Výkon a využití zdrojů (LatticeXP2)*

Uživatelsky konfigurovatelný režim IPexpress 4 kanály, 64 odboček, multiplikační multiplexování 64

Plátky 105

LUT 204

Registry 165

18×18 multiplikátory
1

sysMEM EBR
1

fMAX (MHz) 197

1 kanál, 32 odboček, multiplikační multiplex 1

211

418

372

189

1 kanál, 32 odboček, multiplikační multiplex 4

159

272

304

207

*Poznámka: Charakteristiky výkonu a využití jsou generovány se zaměřením na zařízení LFXP2-40E-7F672C pomocí softwaru Lattice Diamond 3.10.2 a Synplify Pro D-2013.09L beta. Výkon se může lišit při použití tohoto IP jádra v jiné hustotě, rychlosti nebo třídě v rámci rodiny LatticeXP2 nebo v jiné verzi softwaru.

Objednávací číslo dílu

Objednací číslo dílu (OPN) pro FIR Filter IP Core zacílené na zařízení LatticeXP2 je FIR-COMP-X2-U4.

Zařízení ECP5

Tabulka A.3. Výkon a využití zdrojů (LFE5U)*

Uživatelsky konfigurovatelný režim Clarity 4 kanály, 64 odboček, multiplikační multiplex 64

Plátky 129

LUT 248

Registry

DSP řezy

sysMEM EBR

222

fMAX (MHz)
211

1 kanál, 32 odboček, multiplikační multiplex 1

151

148

264

1 kanál, 32 odboček, multiplikační multiplex 4

260

239

482

177

*Poznámka: Charakteristiky výkonu a využití jsou generovány s cílením na LFE5UM-85F-8MG756I pomocí softwaru Lattice Diamond 3.10.2 a Synplify Pro F-2013.09L beta. Při použití tohoto jádra IP v jiné hustotě, rychlosti nebo třídě v rámci rodiny zařízení ECP5 nebo v jiné verzi softwaru se může výkon lišit.

Objednávací číslo dílu

Objednací číslo dílu (OPN) pro FIR Filter IP Core zaměřené na zařízení ECP5 je FIR-COMP-E5-U.

FPGA-IPUG-02043-1.6

Staženo z Arrow.com.

Uživatelská příručka FIR Filter IP Core

Historie revizí
Revize 1.6, červen 2021 Část Popis funkce

Shrnutí změn Aktualizovaný obsah v sekci Koeficienty opětovného načtení.

Revize 1.5, červen 2018 Část Vše Úvod Rychlá fakta Vlastnosti Popis funkce
Nastavení parametrů
Generování a vyhodnocování IP jádra
Příloha A. Technická podpora při využití zdrojů

Souhrn změn
· Číslo dokumentu bylo změněno z IPUG79 na FPGA-IPUG-02043.
· Aktualizovaný obsah.
· Obecná aktualizace tabulek Rychlá fakta.
· Odstraněna linka „V ECP5 podporuje vysokou rychlost. Pro nízkou rychlost podpora polopásmového filtru.“
· Aktualizován obrázek 4.1. Rozhraní nejvyšší úrovně pro jádro FIR Filter IP Core. · Aktualizovaná rovnice ve FIR Filter Architecture. · Aktualizován popis obrázku 4.7. · Aktualizovaná sekce Specifikace koeficientů. · Aktualizována tabulka 4.2 v části Popisy signálů. · Aktualizováno rozhraní se sekcí FIR Filter IP Core. · Přidána mřížka ECP3 a ECP5 v části Specifikace časování.
· Aktualizována tabulka 5.1. Specifikace parametrů pro jádro IP filtru FIR. · Aktualizován obrázek 5.1. Karta Architektura rozhraní FIR Filter IP Core. · Aktualizována tabulka 5.2. Architektura Tab. · Aktualizována tabulka 5.4. Implementace Tab. Přidán popis možností syntézy.
· Aktualizován obrázek 6.1. Dialogové okno IPexpress. · Aktualizován obrázek 6.2. Dialogové okno konfigurace. · Aktualizován obrázek 6.3. Dialogové okno nástroje Clarity Designer. · Aktualizován obrázek 6.4. Clarity Designer Katalog Tab. · Aktualizován obrázek 6.5. Dialogové okno filtru jedle. · Aktualizován obrázek 6.6. Konfigurační rozhraní IP. · Aktualizován obrázek 6.7. FIR Filter IP Core Generovaná adresářová struktura.
· Aktualizovaná tabulka A.1. Výkon a využití zdrojů (LatticeECP3)*. · Aktualizována tabulka A.2. Výkon a využití zdrojů (LatticeXP2)*. · Aktualizována tabulka A.3. Výkon a využití zdrojů (LFE5U)*.
· Obecná aktualizace.

Revize 1.4, květen 2018 Sekce Vše

Souhrn změn
· Přidána podpora pro rodinu FPGA ECP5. · Aktualizovaný dokument s novým firemním logem. · Aktualizované informace o technické podpoře.

Revize 1.3, květen 2011 Sekce Vše

Shrnutí změn · Přidána podpora multiplikátorů ve více řádcích DSP. · Změněno časování rozhraní pro určité konfigurace v zařízeních LatticeECP3.

38 Staženo z Arrow.com.

FPGA-IPUG-02043-1.6

Revize 1.2, červen 2010 Sekce Vše
Rychlá fakta Generování a vyhodnocování jádra IP

Shrnutí změn · Doplněna podpora pro software Diamond. · Rozdělený dokument do kapitol. Přidán obsah. · Přidány tabulky rychlých faktů. · Přidán nový obsah.

Revize 1.1, duben 2009 Sekce Vše

Shrnutí změn · Přidána podpora pro rodinu FPGA LatticeECP3. · Aktualizované přílohy pro ispLEVER 7.2 SP1.

Revize 1.0, září 2008 Sekce Vše

Shrnutí změn Počáteční vydání.

Uživatelská příručka FIR Filter IP Core

FPGA-IPUG-02043-1.6

Staženo z Arrow.com.

www.latticesemi.com

Dokumenty / zdroje

LATTICE FPGA-IPUG-02043-1.6 FIR Filtr IP Core [pdfUživatelská příručka
FPGA-IPUG-02043-1.6 FIR Filter IP Core, FPGA-IPUG-02043-1.6, FIR Filter IP Core, Filter IP Core, IP Core, Core

Reference

Uživatelská příručka

LATTICE FPGA-IPUG-02043-1.6 FIR Filter IP Core Uživatelská příručka

FPGA-IPUG-02043-1.6 FIR Filtr IP Core

Informace o produktu:

Specifikace:

Návod k použití produktu:

1. Úvod:

2. Rychlá fakta:

Zařízení LatticeXP2:

Zařízení LatticeECP3:

Zařízení LatticeECP5:

FAQ:

Otázka: Jaký je účel FIR Filter IP Core?

Otázka: Které rodiny FPGA jsou podporovány FIR Filter IP
Jádro?

Otázka: Jaké konstrukční nástroje jsou kompatibilní s FIR Filter IP
Jádro?

Otázka: Jaké jsou požadavky na využití zdrojů pro FIR
Filtrovat IP Core na zařízeních LatticeECP5?

Dokumenty / zdroje

Reference

Zanechte komentář

Zrušit odpověď

FPGA-IPUG-02043-1.6 FIR Filtr IP Core

Informace o produktu:

Specifikace:

Návod k použití produktu:

1. Úvod:

2. Rychlá fakta:

Zařízení LatticeXP2:

Zařízení LatticeECP3:

Zařízení LatticeECP5:

FAQ:

Otázka: Jaký je účel FIR Filter IP Core?

Otázka: Které rodiny FPGA jsou podporovány FIR Filter IP Jádro?

Otázka: Jaké konstrukční nástroje jsou kompatibilní s FIR Filter IP Jádro?

Otázka: Jaké jsou požadavky na využití zdrojů pro FIR Filtrovat IP Core na zařízeních LatticeECP5?

Dokumenty / zdroje

Reference

Zanechte komentář

Zrušit odpověď

Otázka: Které rodiny FPGA jsou podporovány FIR Filter IP
Jádro?

Otázka: Jaké konstrukční nástroje jsou kompatibilní s FIR Filter IP
Jádro?

Otázka: Jaké jsou požadavky na využití zdrojů pro FIR
Filtrovat IP Core na zařízeních LatticeECP5?