Intel UG-01166 Altera Vysokorychlostní Reed-Solomon IP Core
O vysokorychlostním jádru Reed-Solomon IP Core
Altera High-speed Reed-Solomon IP Core využívá vysoce paralelní architekturu pro velké aplikace, které vyžadují propustnost 100 Gb/s a vyšší. IP jádro je vhodné pro aplikace 10G (jako jsou optické transportní sítě (OTN)) nebo 100G Ethernet (IEEE 802.3bj/bm).
Související odkazy
- Úvod do Intel FPGA IP Cores
- Poskytuje obecné informace o všech IP jádrech Intel FPGA, včetně parametrizace, generování, upgradu a simulace IP jader.
- Vytváření verze-nezávislých IP a Qsys simulačních skriptů
- Vytvářejte simulační skripty, které nevyžadují ruční aktualizace pro upgrade softwaru nebo verze IP.
- Nejlepší postupy projektového řízení
- Pokyny pro efektivní správu a přenositelnost vašeho projektu a IP files.
- Uživatelská příručka Reed-Solomon II IP Core
- Jádro Reed-Solomon II IP je vysoce parametrizovatelné pro aplikace s nízkou propustností.
Vysokorychlostní základní funkce Reed-Solomon IP
- Vysoce výkonný kodér nebo dekodér vyšší než 100 Gb/s pro detekci a opravu chyb:
- Plně parametrizovatelné:
- Počet bitů na symbol
- Počet symbolů na kódové slovo
- Počet kontrolních symbolů na kódové slovo
- Polynom pole
- Vícekanály a protitlak pro dekodéry
- Zlomitelný dekodér, který podporuje 100 Gb/s Ethernet (GbE), 2 x 50 GbE a 4 x 25 GbE
- Rozhraní Avalon® Streaming (Avalon-ST).
- Testbenches pro ověření jádra IP
- Funkční simulační modely IP pro použití v simulátorech VHDL a Verilog HDL podporovaných Intelem
© 2016 Intel Corporation. Všechna práva vyhrazena. Intel, logo Intel, Altera, Arria, Cyclone, Enpirion, MAX, Megacore, NIOS, Quartus a Stratix slova a loga jsou ochranné známky společnosti Intel Corporation v USA a/nebo jiných zemích. Jiné značky a značky mohou být nárokovány jako vlastnictví jiných. Společnost Intel zaručuje výkon svých FPGA a polovodičových produktů podle aktuálních specifikací v souladu se standardní zárukou společnosti Intel, ale vyhrazuje si právo provádět změny jakýchkoli produktů a služeb kdykoli bez upozornění. Společnost Intel nepřebírá žádnou odpovědnost nebo závazky vyplývající z aplikace nebo použití jakýchkoli informací, produktů nebo služeb zde popsaných, s výjimkou případů, kdy je společnost Intel výslovně písemně odsouhlasena. Zákazníkům společnosti Intel se doporučuje získat nejnovější verzi specifikací zařízení předtím, než se budou spoléhat na jakékoli zveřejněné informace a než zadají objednávky na produkty nebo služby.
Podpora rodiny základních zařízení DSP IP
Intel nabízí následující úrovně podpory zařízení pro jádra Intel FPGA IP:
- Pokročilá podpora – jádro IP je k dispozici pro simulaci a kompilaci pro tuto řadu zařízení. Programování FPGA file Podpora (.pof) není k dispozici pro software Quartus Prime Pro Stratix 10 Edition Beta, a proto nelze zaručit uzavření časování IP. Modely načasování zahrnují počáteční technické odhady zpoždění na základě časných informací po rozvržení. Modely časování podléhají změnám, protože testování křemíku zlepšuje korelaci mezi skutečným křemíkem a modely časování. Toto jádro IP můžete použít pro studie systémové architektury a využití zdrojů, simulace, pinout, hodnocení latence systému, základní hodnocení časování (rozpočtování potrubí) a strategii přenosu I/O (šířka datové cesty, hloubka shluku, kompromisy standardů I/O ).
- Předběžná podpora – Intel ověřuje jádro IP pomocí předběžných modelů časování pro tuto řadu zařízení. Jádro IP splňuje všechny funkční požadavky, ale může stále procházet analýzou časování pro rodinu zařízení. V produkčních návrzích jej můžete používat opatrně.
- Finální podpora – Intelveruje jádro IP s konečnými modely časování pro tuto rodinu zařízení. IP jádro splňuje všechny funkční a časové požadavky pro rodinu zařízení. Můžete jej použít ve výrobních návrzích.
Podpora rodiny základních zařízení DSP IP
| Rodina zařízení | Podpora |
| Arria® II GX | Finále |
| Arria II GZ | Finále |
| Arria V | Finále |
| Arria 10 | Finále |
| Cyclone® IV | Finále |
| Cyklon V | Finále |
| FPGA MAX® 10 | Finále |
| Stratix® IV GT | Finále |
| Stratix IV GX/E | Finále |
| Stratix V | Finále |
| Stratix 10 | Záloha |
| Další rodiny zařízení | Žádná podpora |
Ověření jádra IP DSP
Před vydáním verze jádra IP Intel provádí komplexní regresní testy, aby ověřil jeho kvalitu a správnost. Intel generuje vlastní variace jádra IP pro uplatnění různých možností parametrů a důkladně simuluje výsledné simulační modely s výsledky ověřenými proti hlavním simulačním modelům.
Informace o vydání vysokorychlostního jádra IP Reed-Solomon
Při licencování jádra IP použijte informace o vydání.
Informace o vydání
| Položka | Popis |
| Verze | 16.1 |
| Datum vydání | listopadu 2016 |
| Objednací kód | IP-RSCODEC-HS (IPR-RSCODEC-HS) |
| ID produktu | 00FC (kodér a dekodér) ???? (Zlomitelný kodér a dekodér) |
| Vendor ID | 6AF7 |
Intel ověřuje, že aktuální verze softwaru Quartus Prime zkompiluje předchozí verzi každého jádra IP. Intel neověřuje, že software Quartus Prime kompiluje verze jádra IP starší než předchozí verze. Poznámky k vydání Intel FPGA IP uvádí všechny výjimky.
Související odkazy
- Poznámky k vydání Intel FPGA IP
- Errata pro jádro Reed-Solomon IP ve znalostní bázi
Vysokorychlostní výkon jádra Reed-Solomon IP a využití zdrojů
Dekodér
Výkon a využití zdrojů pro zařízení Arria 10
Typický očekávaný výkon při použití softwaru Quartus Prime se zařízeními Arria 10 (10AX115R4F40I3SG) pro RS(n,k), kde n je délka kódového slova a k počet informačních symbolů. Čísla M20K v závorkách označují využití M20K, když zapnete True-dual port ROM.
| Parametry | ALM | Paměť M20K | fMAX (MHz) | |||
| RS kód | Paralelismus (P) | Latence | Upřednostněte ROM | |||
| (255,239) | 15 | 91 | 0 | 5092 | 3 | 351 |
| 1 | 4545 | 20 (12) | 335 | |||
| 132 | 0 | 5160 | 3 | 444 | ||
| 1 | 4583 | 20 (12) | 439 | |||
| (528,514) | 32 | 87 | 0 | 15,127 | 8 | 412 |
| 1 | 8,418 | 44 (25) | 361 | |||
| 115 | 0 | 15,053 | 8 | 429 | ||
| 1 | 8,467 | 44 (25) | 431 | |||
| (528,514) | 16 | 99 | 0 | 8282 | 4 | 377 |
| 1 | 4665 | 21 (13) | 374 | |||
| 127 | 0 | 8225 | 4 | 429 | ||
| 1 | 4712 | 21 (13) | 448 | |||
| pokračování… | ||||||
| Parametry | ALM | Paměť M20K | fMAX (MHz) | |||
| RS kód | Paralelismus (P) | Latence | Upřednostněte ROM | |||
| (528,514) | 8 | 132 | 0 | 5192 | 2 | 352 |
| 1 | 3313 | 11 (4) | 375 | |||
| 160 | 0 | 5174 | 2 | 473 | ||
| 1 | 3273 | 11 (4) | 461 | |||
| (544,514) | 136 | 134 | 0 | 96,606 | 34 | 321 |
| 1 | 70257 | 185 (110) | 317 | |||
| 194 | 0 | 95,982 | 34 | 340 | ||
| 1 | 70527 | 185 (110) | 330 | |||
| (544,514) | 34 | 151 | 0 | 28335 | 9 | 345 |
| 1 | 21058 | 45 (28) | 330 | |||
| 211 | 0 | 28044 | 9 | 394 | ||
| 1 | 21018 | 45 (28) | 380 | |||
Výkon a využití zdrojů pro zařízení Arria 10 (zlomitelné jádro IP)
Typický očekávaný výkon při použití softwaru Quartus Prime se zařízeními Arria 10 (10AX115R4F40I3SG) a (10AX115R2F40I1SG) pro RS(n,k), kde n je délka kódového slova a k počet informačních symbolů.
| Parametry | ALM | Paměť M20K | fMAX (MHz) | ||
| RS kód | Latence | I1 | I3 | ||
| (528,514) | 112 | 10,834 | 24 | 401 | 336 |
| 128 | 10,910 | 24 | 460 | 384 | |
| 164 | 10,812 | 25 | 440 | 363 | |
| 196 | 11,029 | 25 | 451 | 396 | |
Výkon a využití zdrojů pro zařízení Stratix V
Typický očekávaný výkon při použití softwaru Quartus Prime se zařízeními Stratix V (5SGXEA7H3F35C3) pro RS(n,k), kde n je délka kódového slova a k počet informačních symbolů. Čísla M20K v závorkách označují využití M20K po zapnutí Skutečná ROM se dvěma porty.
| Parametry | ALM | Paměť M20K | fMAX (MHz) | |||
| RS kód | Paralelismus (P) | Latence | Upřednostněte ROM | |||
| (255,239) | 15 | 91 | 0 | 4894 | 3 | 351 |
| 1 | 4426 | 20 | 335 | |||
| 123 | 0 | 5077 | 3 | 444 | ||
| 1 | 4354 | 20 | 439 | |||
| (528,514) | 32 | 87 | 0 | 14,948 | 8 | 390 |
| 1 | 8,418 | 44 (25) | 361 | |||
| 115 | 0 | 14,916 | 8 | 437 | ||
| pokračování… | ||||||
| Parametry | ALM | Paměť M20K | fMAX (MHz) | |||
| RS kód | Paralelismus (P) | Latence | Upřednostněte ROM | |||
| 1 | 7,735 | 44 (25) | 394 | |||
| (528,514) | 16 | 99 | 0 | 8126 | 4 | 377 |
| 1 | 4493 | 21 (13) | 374 | |||
| 127 | 0 | 8060 | 4 | 429 | ||
| 1 | 4523 | 21 (13) | 448 | |||
| (528,514) | 8 | 132 | 0 | 5174 | 2 | 352 |
| 1 | 3303 | 11 (4) | 375 | |||
| 160 | 0 | 5191 | 2 | 473 | ||
| 1 | 3244 | 11 (4) | 461 | |||
| (544,514) | 32 | 146 | 0 | 27090 | 8 | 286 |
| 1 | 19801 | 44 | 280 | |||
| 206 | 0 | 26724 | 8 | 365 | ||
| 1 | 19463 | 44 | 357 | |||
Kodér
Výkon a využití zdrojů pro zařízení Arria 10
Typický očekávaný výkon při použití softwaru Quartus Prime se zařízeními Arria 10 (10AX115R4F40I3SG).
| Parametry | ALM | fMAX (MHz) | |
| RS kód | Paralelismus (P) | ||
| (255,239) | 15 | 1,500 | 541 |
| (528,514) | 132 | 12,346 | 327 |
| 33 | 4,003 | 430 | |
| 16 | 2,666 | 484 | |
| 8 | 2,104 | 498 | |
| (544,514) | 136 | 25,750 | 309 |
| 32 | 9,824 | 381 | |
Výkon a využití zdrojů pro zařízení Stratix V
Typický očekávaný výkon při použití softwaru Quartus Prime se zařízeními Stratix V (5SGXEA7H3F35C3).
| Parametry | ALM | fMAX (MHz) | |
| RS kód | Paralelismus (P) | ||
| (255,239) | 15 | 2,095 | 546 |
| (528,514) | 132 | 11677 | 307 |
| 33 | 3917 | 416 | |
| 16 | 2633 | 473 | |
| pokračování… | |||
| Parametry | ALM | fMAX (MHz) | |
| RS kód | Paralelismus (P) | ||
| 8 | 2004 | 462 | |
| (544,514) | 136 | 23819 | 306 |
| 32 | 9343 | 369 | |
Vysokorychlostní Reed-Solomon IP Core Začínáme
Instalace a licencování IP jader
Instalace softwaru Quartus® Prime obsahuje knihovnu Intel FPGA IP. Tato knihovna poskytuje užitečné základní funkce IP pro vaše produkční použití bez nutnosti další licence. Některé funkce MegaCore® IP v knihovně vyžadují zakoupení samostatné licence pro produkční použití. Funkce OpenCore® umožňuje vyhodnocení libovolného jádra Intel FPGA IP při simulaci a kompilaci v softwaru Quartus Prime. Až budete spokojeni s funkčností a výkonem, navštivte Self Service Licensing Center a získejte licenční číslo pro jakýkoli produkt Intel FPGA.
Software Quartus Prime standardně instaluje jádra IP do následujících umístění:
Cesta instalace jádra IP
Umístění IP jádra
| Umístění | Software | Platforma |
| :\intelFPGA_pro\quartus\ip\altera | Quartus Prime Pro Edition | Windows |
| :\intelFPGA\quartus\ip\altera | Quartus Prime Standard Edition | Windows |
| :/intelFPGA_pro/quartus/ip/altera | Quartus Prime Pro Edition | Linux |
| :/intelFPGA/quartus/ip/altera | Quartus Prime Standard Edition | Linux |
OpenCore Plus IP Evaluation
Bezplatná funkce OpenCore Plus vám umožňuje vyhodnotit licencovaná jádra MegaCore IP v simulaci a hardwaru před nákupem. Pokud se rozhodnete uvést svůj návrh do výroby, zakupte si licenci na jádra MegaCore IP. OpenCore Plus podporuje následující hodnocení:
- Simulujte chování licencovaného jádra IP ve vašem systému.
- Rychle a snadno ověřte funkčnost, velikost a rychlost jádra IP.
- Generujte časově omezené programování zařízení files pro návrhy, které obsahují jádra IP.
- Naprogramujte zařízení se svým jádrem IP a ověřte svůj návrh v hardwaru.
Vyhodnocení OpenCore Plus podporuje následující dva provozní režimy:
© 2016 Intel Corporation. Všechna práva vyhrazena. Intel, logo Intel, Altera, Arria, Cyclone, Enpirion, MAX, Megacore, NIOS, Quartus a Stratix slova a loga jsou ochranné známky společnosti Intel Corporation v USA a/nebo jiných zemích. Jiné značky a značky mohou být nárokovány jako vlastnictví jiných. Společnost Intel zaručuje výkon svých FPGA a polovodičových produktů podle aktuálních specifikací v souladu se standardní zárukou společnosti Intel, ale vyhrazuje si právo provádět změny jakýchkoli produktů a služeb kdykoli bez upozornění. Společnost Intel nepřebírá žádnou odpovědnost nebo závazky vyplývající z aplikace nebo použití jakýchkoli informací, produktů nebo služeb zde popsaných, s výjimkou případů, kdy je společnost Intel výslovně písemně odsouhlasena. Zákazníkům společnosti Intel se doporučuje získat nejnovější verzi specifikací zařízení předtím, než se budou spoléhat na jakékoli zveřejněné informace a než zadají objednávky na produkty nebo služby.
- Untethered – spusťte návrh obsahující licencovanou IP po omezenou dobu.
- Tethered – spusťte návrh obsahující licencovanou IP po delší dobu nebo neomezeně. Tato operace vyžaduje spojení mezi vaší deskou a hostitelským počítačem.
Všechna jádra IP, která používají OpenCore Plus, vyprší současně, když vyprší časový limit kteréhokoli jádra IP v návrhu.
Související odkazy
- Licenční stránka Quartus Prime
- Instalace a licencování Quartus Prime
Chování vysokorychlostního Reed-Solomon IP Core OpenCore Plus Timeout
Všechna jádra IP v zařízení vyprší současně, když je dosaženo nejpřísnější doby vyhodnocení. Pokud má návrh více než jedno jádro IP, může chování ostatních jader IP při vypršení časového limitu maskovat chování konkrétního jádra IP při vypršení časového limitu. Všechna jádra IP v zařízení vyprší současně, když je dosaženo nejpřísnější doby vyhodnocení. Pokud je v návrhu více než jedno jádro IP, může být chování při vypršení časového limitu konkrétního jádra IP maskováno chováním ostatních jader IP při vypršení časového limitu. U jader IP je časový limit nepřipojeného připojení 1 hodina; hodnota upoutaného časového limitu je neurčitá. Váš návrh přestane fungovat po uplynutí doby vyhodnocení hardwaru. Software Quartus Prime využívá OpenCore Plus Files (.ocp) ve vašem projektovém adresáři k identifikaci vašeho použití vyhodnocovacího programu OpenCore Plus. Po aktivaci funkce je neodstraňujte files.. Když vyprší doba vyhodnocení, out_data se sníží .
Související odkazy
AN 320: OpenCore Plus Hodnocení megafunkcí
Editor katalogů a parametrů
Katalog IP zobrazuje jádra IP dostupná pro váš projekt. K vyhledání a přizpůsobení jádra IP použijte následující funkce katalogu IP:
- Filtrujte katalog IP pro zobrazení IP pro aktivní rodinu zařízení nebo Zobrazit IP pro všechny rodiny zařízení. Pokud nemáte otevřený žádný projekt, vyberte v katalogu IP položku Rodina zařízení.
- Zadejte do pole Hledat vyhledejte úplný nebo částečný název jádra IP v katalogu IP.
- Kliknutím pravým tlačítkem na název jádra IP v katalogu IP zobrazíte podrobnosti o podporovaných zařízeních, otevřete instalační složku jádra IP a zobrazíte odkazy na dokumentaci IP.
- Klikněte Hledat IP adresa partnera pro přístup k informacím o IP adrese partnera na web.
Editor parametrů vás vyzve k zadání názvu varianty IP, volitelných portů a výstupu file možnosti generace. Editor parametrů generuje IP Quartus Prime nejvyšší úrovně file (.ip) pro IP variaci v projektech Quartus Prime Pro Edition. Editor parametrů generuje IP Quartus nejvyšší úrovně file (.qip) pro variantu IP v projektech Quartus Prime Standard Edition. Tyto files představují variaci IP v projektu a ukládají informace o parametrizaci.
Editor IP parametrů (Quartus Prime Pro Edition)
Editor parametrů IP (Quartus Prime Standard Edition)
Generování IP jader (Quartus Prime Pro Edition)
Nakonfigurujte vlastní variaci IP v editoru parametrů. Poklepáním na libovolnou komponentu v katalogu IP spusťte editor parametrů. Editor parametrů umožňuje definovat vlastní variaci vybraného jádra IP. Editor parametrů vygeneruje IP variaci a přidá odpovídající .ip file do vašeho projektu automaticky.
Editor IP parametrů (Quartus Prime Pro Edition)
Chcete-li v editoru parametrů vyhledat, vytvořit instanci a přizpůsobit variantu IP adresy, postupujte takto:
- Klepněte na Nástroje ➤ Katalog IP. Chcete-li zobrazit podrobnosti o podpoře zařízení, umístění instalace, verzích a odkazech na dokumentaci, klepněte pravým tlačítkem na libovolný název součásti IP v katalogu IP.
- Chcete-li vyhledat konkrétní typ součásti, zadejte část nebo celý název součásti do vyhledávacího pole Katalog IP. Napřample, zadejte paměť pro vyhledání komponent IP paměti nebo axi pro vyhledání komponent IP s AXI v názvu IP. Použijte filtry na zobrazení katalogu IP z nabídky po kliknutí pravým tlačítkem.
- Chcete-li spustit editor parametrů, poklepejte na libovolnou součást. Zadejte název nejvyšší úrovně pro vlastní variantu IP. Editor parametrů uloží nastavení variace IP do a file jmenoval .ip. Klepněte na tlačítko OK. V názvech variant IP ani v cestách nezahrnujte mezery.
- Nastavte hodnoty parametrů v editoru parametrů a view blokové schéma součásti. Záložka Parametrizační zprávy ve spodní části zobrazuje všechny chyby v parametrech IP:
- Volitelně vyberte přednastavené hodnoty parametrů, pokud jsou k dispozici pro vaše jádro IP. Předvolby určují počáteční hodnoty parametrů pro konkrétní aplikace.
- Zadejte parametry definující základní funkce IP, konfigurace portů a funkce specifické pro zařízení.
- Zadejte volby pro zpracování jádra IP files v jiných nástrojích EDA.
Poznámka: Informace o konkrétním jádru IP naleznete v uživatelské příručce k jádru IP
- Klikněte na Generovat HDL. Zobrazí se dialogové okno Generování.
- Zadejte výstup file možnosti generování a poté klepněte na Generovat. Syntéza a/nebo simulace files generovat podle vašich specifikací.
- Chcete-li vygenerovat simulační testovací plochu, klepněte na Generovat ➤ Generovat testovací systém. Zadejte možnosti generování testbench a poté klikněte na Generovat.
- Chcete-li vygenerovat instanční šablonu HDL, kterou můžete zkopírovat a vložit do textového editoru, klepněte na Generovat ➤ Zobrazit šablonu instance.
- Klepněte na tlačítko Dokončit. Pokud budete vyzváni k přidání, klepněte na tlačítko Ano files představující IP variaci vašeho projektu.
- Po vygenerování a vytvoření instance vaší varianty IP proveďte vhodná přiřazení pinů pro připojení portů.
Poznámka: Některá jádra IP generují různé implementace HDL podle parametrů jádra IP. Základní RTL těchto IP jader obsahuje jedinečný hash kód, který zabraňuje kolizím názvů modulů mezi různými variantami IP jádra. Tento jedinečný kód zůstává konzistentní s ohledem na stejné nastavení IP a verzi softwaru během generování IP. Tento jedinečný kód se může změnit, pokud upravíte parametry jádra IP nebo upgradujete verzi jádra IP. Chcete-li se vyhnout závislosti na těchto jedinečných kódech ve vašem simulačním prostředí, přečtěte si část Generování parametrů skriptu pro nastavení kombinovaného simulátoru. Základní RTL těchto IP jader obsahuje jedinečný hash kód, který zabraňuje kolizím názvů modulů mezi různými variantami IP jádra. Tento jedinečný kód zůstává konzistentní s ohledem na stejné nastavení IP a verzi softwaru během generování IP. Tento jedinečný kód se může změnit, pokud upravíte parametry jádra IP nebo upgradujete verzi jádra IP. Chcete-li se vyhnout závislosti na těchto jedinečných kódech ve vašem simulačním prostředí, přečtěte si část Generování skriptu pro nastavení kombinovaného simulátoru.
Související odkazy
- Dokumentace k uživatelské příručce IP
- Poznámky k vydání Intel FPGA IP
Výstup IP Core Generation (Quartus Prime Pro Edition)
Software Quartus Prime generuje následující výstup file struktura pro jednotlivá IP jádra, která nejsou součástí systému Qsys.
Individuální výstup IP Core Generation (Quartus Prime Pro Edition)
Files Generováno pro IP jádra
| File Jméno | Popis |
| <moje_ip>.ip | Varianta IP nejvyšší úrovně file který obsahuje parametrizaci jádra IP ve vašem projektu. Pokud je variace IP součástí systému Qsys Pro, editor parametrů také vygeneruje soubor .qsys file. |
| <moje_ip>.cmp | Deklarace součásti VHDL (.cmp) file je text file který obsahuje místní obecné definice a definice portů, které používáte v návrhu VHDL files. |
| <moje_ip>_generation.rpt | Protokol generování IP nebo Qsys file. Souhrn zpráv během generování IP. |
| pokračování… | |
| File Jméno | Popis |
| <moje_ip>.qgsimc (pouze systémy Qsys Pro) | Simulační ukládání do mezipaměti file který porovnává .qsys a .ip files s aktuální parametrizací systému Qsys Pro a jádra IP. Toto srovnání určuje, zda Qsys Pro může přeskočit regeneraci HDL. |
| <moje_ip>.qgsynth (pouze systémy Qsys Pro) | Ukládání syntézy do mezipaměti file který porovnává .qsys a .ip files s aktuální parametrizací systému Qsys Pro a jádra IP. Toto srovnání určuje, zda Qsys Pro může přeskočit regeneraci HDL. |
| <moje_ip>.qip | Obsahuje všechny informace pro integraci a kompilaci IP komponenty. |
| <moje_ip>.csv | Obsahuje informace o stavu upgradu součásti IP. |
| .bsf | Symbolová reprezentace varianty IP pro použití v blokovém diagramu Files (.bdf). |
| <moje_ip>.spd | Požadovaný vstup file pro ip-make-simscript ke generování simulačních skriptů pro podporované simulátory. Soubor .spd file obsahuje seznam files vygenerujete pro simulaci spolu s informacemi o pamětech, které inicializujete. |
| <moje_ip>.ppf | Plánovač pinů File (.ppf) ukládá přiřazení portů a uzlů pro komponenty IP, které vytvoříte pro použití s plánovačem pinů. |
| <moje_ip>_bb.v | Použijte černou skříň Verilog (_bb.v) file jako prázdná deklarace modulu pro použití jako blackbox. |
| <moje_ip>.sip | Obsahuje informace, které potřebujete pro NativeLink simulaci IP komponent. Přidejte .sip file do vašeho projektu Quartus Prime Standard Edition a aktivujte NativeLink pro podporovaná zařízení. Software Quartus Prime Pro Edition nepodporuje simulaci NativeLink. |
| <moje_ip>_inst.v nebo _inst.vhd | HDL example instanční šablona. Zkopírujte a vložte obsah tohoto file do vašeho HDL file k vytvoření instance IP variace. |
| <moje_ip>.regmap | Pokud IP obsahuje registrační informace, software Quartus Prime vygeneruje .regmapu file. Soubor .regmap file popisuje informace o mapě registrů hlavních a podřízených rozhraní. Tento file doplňuje ..sopcinfo file poskytnutím podrobnějších registračních informací o systému. Tento file umožňuje zobrazení registru views a uživatelsky přizpůsobitelné statistiky v System Console. |
| <moje_ip>.svd | Umožňuje nástrojem HPS System Debug view registrační mapy periferií, které se připojují k HPS v rámci systému Qsys Pro.
Během syntézy ukládá software Quartus Prime soubor .svd files pro podřízené rozhraní viditelné pro hlavní servery systémové konzoly v souboru .sof file v relaci ladění. Systémová konzola čte tuto část, kterou Qsys Pro žádá o informace o registraci mapy. U systémových slave přistupuje Qsys Pro k registrům podle jména. |
| <moje_ip>.vmoje_ip>.vhd | HDL files, které vytvářejí instanci každého submodulu nebo podřízeného IP jádra pro syntézu nebo simulaci. |
| učitel/ | Obsahuje skript ModelSim® msim_setup.tcl pro nastavení a spuštění simulace. |
| aldec/ | Obsahuje skript Riviera-PRO rivierapro_setup.tcl pro nastavení a spuštění simulace. |
| /synopsys/vcs
/synopsys/vcsmx |
Obsahuje skript shellu vcs_setup.sh pro nastavení a spuštění simulace VCS®.
Obsahuje skript shellu vcsmx_setup.sh a synopsys_sim.setup file k nastavení a spuštění simulace VCS MX®. |
| /kadence | Obsahuje skript shellu ncsim_setup.sh a další nastavení files k nastavení a spuštění simulace NCSIM. |
| /submoduly | Obsahuje HDL files pro hlavní submodul IP. |
| <IP submodul>/ | Pro každý vygenerovaný adresář IP submodulu Qsys Pro vygeneruje /synth
a /sim podadresáře. |
2 Vysokorychlostní Reed-Solomon IP Core Začínáme
Simulace IP jader Intel FPGA
Software Quartus Prime podporuje simulaci RTL jádra IP ve specifických simulátorech EDA. Generování IP vytváří simulaci files, včetně funkčního simulačního modelu, jakéhokoli testovacího stolu (nebo napřample design) a skripty nastavení simulátoru pro každé jádro IP specifické pro dodavatele. Použijte funkční simulační model a jakýkoli testbench nebo example design pro simulaci. Výstup generování IP může také zahrnovat skripty pro kompilaci a spuštění libovolného testovacího prostředí. Ve skriptech jsou uvedeny všechny modely nebo knihovny, které potřebujete k simulaci jádra IP. Software Quartus Prime poskytuje integraci s mnoha simulátory a podporuje více simulačních toků, včetně vašich vlastních skriptovaných a vlastních simulačních toků. Ať už zvolíte jakýkoli tok, simulace jádra IP zahrnuje následující kroky:
- Vygenerujte simulační model, testbench (nebo napřample design) a skript pro nastavení simulátoru files.
- Nastavte prostředí simulátoru a všechny simulační skripty.
- Kompilace knihoven simulačních modelů.
- Spusťte svůj simulátor.
Popis funkce vysokorychlostního jádra IP Reed-Solomon
Toto téma popisuje architekturu jádra IP, rozhraní a signály.
Vysokorychlostní architektura Reed-Solomon
Kodér přijímá datové pakety a generuje kontrolní symboly; dekodér detekuje a opravuje chyby. Vysokorychlostní jádro Reed-Solomon IP má paralelizovanou architekturu pro dosažení velmi vysokých hodnot. Vstupy a výstupy obsahují více datových symbolů. Zlomitelný dekodér má přednastavené parametry pro podporu 4 x 25 GbE, 2 x 50 GbE a 1 x 100 GbE s paralelismem p 8, 16 a 32, v tomto pořadí.
Vysokorychlostní Reed-Solomon kodér
Když kodér přijme datové symboly, vygeneruje kontrolní symboly pro dané kódové slovo a odešle vstupní kódové slovo spolu s kontrolními symboly do výstupního rozhraní. . Kodér může při generování kontrolních symbolů používat protitlak na nadřazenou komponentu a rovnoběžnost je menší než počet kontrolních symbolů.
Vysokorychlostní kódování Reed-Solomon
Ukazuje, jak je kódované slovo kódováno
Vysokorychlostní dekodér Reed-Solomon
Když dekodér přijme zakódované kódové slovo, použije kontrolní symboly k detekci chyb a jejich opravě. Dekodér je streamovací dekodér, který umožňuje kontinuální vstupní data bez zpětného tlaku na upstream komponentu.© 2016 Intel Corporation. Všechna práva vyhrazena. Intel, logo Intel, Altera, Arria, Cyclone, Enpirion, MAX, Megacore, NIOS, Quartus a Stratix slova a loga jsou ochranné známky společnosti Intel Corporation v USA a/nebo jiných zemích. Jiné značky a značky mohou být nárokovány jako vlastnictví jiných. Společnost Intel zaručuje výkon svých FPGA a polovodičových produktů podle aktuálních specifikací v souladu se standardní zárukou společnosti Intel, ale vyhrazuje si právo provádět změny jakýchkoli produktů a služeb kdykoli bez upozornění. Společnost Intel nepřebírá žádnou odpovědnost nebo závazky vyplývající z aplikace nebo použití jakýchkoli informací, produktů nebo služeb zde popsaných, s výjimkou případů, kdy je společnost Intel výslovně písemně odsouhlasena. Zákazníkům společnosti Intel se doporučuje získat nejnovější verzi specifikací zařízení předtím, než se budou spoléhat na jakékoli zveřejněné informace a než zadají objednávky na produkty nebo služby.
Dekódování kódových slov
Přijaté kódované kódové slovo se může lišit od původního kódového slova kvůli šumu v kanálu. Dekodér detekuje chyby pomocí několika polynomů k nalezení místa chyby a hodnoty chyby. Když dekodér získá místo a hodnotu chyby, opraví chyby v kódovém slově a odešle kódové slovo na výstup. Se zvyšujícím se počtem chyb se dekodér dostane na astage kde již nemůže opravit, ale pouze detekovat chyby, v tomto okamžiku dekodér aktivuje signál out_error.
High-Speed Reed-Solomon IP Core Parameters
Parametry
| Parametr | Právní hodnoty | Výchozí hodnota | Popis |
| Jádro Reed-Solomon | Rozlomitelný 100G Ethernet nebo vlastní | Rozbitný 100G Ethernet | – |
| Modul Reed-Solomon | Kodér nebo dekodér | Dekodér | Kodér nebo dekodér. |
| Vlastní IP Core | |||
| Počet kanálů | 1 až 10 | 1 | Pouze dekodér. |
| Počet bitů na symbol | 3 až 12 | 8 | Počet bitů na symbol (M). |
| Počet symbolů na kódové slovo | 1 až 2M – 1 | 255 | Celkový počet symbolů na kódové slovo (N). |
| Počet datových symbolů na kódové slovo | 2 XNUMX až N– 2 | 239 | Počet datových symbolů na kódové slovo (K = N – R). Kde R je počet kontrolních symbolů. |
| Polynom pole | Jakýkoli platný polynom | 285 | Primitivní polynom definující Galoisovo pole. Editor parametrů umožňuje vybrat pouze legální hodnoty. Pokud nemůžete najít požadovaný polynom pole, kontaktujte Intel MySupport. |
| Rovnoběžnost | P < N/2 | – | Počet paralelních vstupů a výstupů. Poslední výstup se vyplní nulami. |
| Režim přemostění | Zapnuto nebo vypnuto | Vypnuto | Zapnutím vytvoříte přijaté kódové slovo bez opravy chyb, ale pouze s detekcí chyb. Tato zpráva se zobrazí po několika hodinových cyklech. |
| Rozlomitelné parametry jádra IP | |||
| 100G Ethernet | On | On | Jeden 100G kanál s paralelismem 32. |
| pokračování… | |||
| Parametr | Právní hodnoty | Výchozí hodnota | Popis |
| 2 x 50G Ethernet | Zapnuto nebo vypnuto | Vypnuto | Dva nezávislé kanály 50 GbE s paralelismem 16. |
| 4 x 25G ethernet | Zapnuto nebo vypnuto | Vypnuto | Čtyři nezávislé kanály 25 GbE s paralelismem 8. |
| Vlastní a zlomitelné základní parametry IP | |||
| Latence | N/P+ (Rychlost BM x R) +10; s BMspeed je 4 nebo 6. | BMspeed je 4 | Latence jako funkce Berlekaamp– Rychlost Massey (BM) (pouze dekodér). |
| Upřednostněte ROM | Zapnuto nebo vypnuto | On | Ke snížení ALM používá paměť M20K. Úspory jsou značné při velkém paralelismu. |
| Použijte skutečnou dvouportovou ROM | Ne nebo ano | Žádný | – |
| Obnovte obsah ROM | Ne nebo ano | Žádný | IP jádro nepřetržitě přepisuje obsah ROM. |
| Použijte protitlak | Ne nebo ano | Žádný | Pouze dekodér. Když vyberete Ano, můžete použít signál out_ready k potvrzení, kdy je zdroj připraven, ale tato volba může omezit fMAX. |
| Možnosti výstupního signálu dekodéru | |||
| Selhání dekódování výstupu | Zapnuto nebo vypnuto | On | Zapne signál out_decfail |
| Počet symbolů výstupní chyby | Zapnuto nebo vypnuto | On | Zapne signál out_errors_out. |
| Hodnoty symbolu výstupní chyby | Zapnuto nebo vypnuto | On | Zapne out_errorvalues_out
signál. |
| Výstup začátku a konce paketu | Zapnuto nebo vypnuto. | On | Použijte signál Avalon-ST SOP a EOP k označení začátku a konce paketu |
Vysokorychlostní rozhraní Reed-Solomon IP Core a signály
Připravená latence na vstupním rozhraní Avalon-ST je 0; počet symbolů na dobu je pevně stanoven na 1. Latence dekodéru je N/P+ (rychlost BM x R) + 10; latence kodéru je 6.
Rozhraní hodin a reset řídí nebo přijímají signál hodin a reset pro synchronizaci rozhraní Avalon-ST a poskytují připojení k resetování. Stavové rozhraní je komunikační rozhraní, které se skládá ze tří chybových stavových signálů pro kódové slovo. Dekodér získává hodnotu chybového symbolu, počet chybových symbolů a počet chybových bitů v kódovém slově ze stavových signálů.
Rozhraní Avalon-ST
Rozhraní Avalon-ST definují standardní, flexibilní a modulární protokol pro přenosy dat ze zdrojového rozhraní do sběrného rozhraní. Vstupní rozhraní je Avalon-ST sink a výstupní rozhraní je Avalon-ST zdroj. Signály rozhraní Avalon-ST mohou popisovat tradiční streamovací rozhraní podporující jeden tok dat bez znalosti kanálů nebo hranic paketů. Taková rozhraní obvykle obsahují data, připravené a platné signály. Rozhraní Avalon-ST podporují protitlak, což je mechanismus řízení toku, kde může jímka signalizovat zdroji, aby přestal posílat data. Sink obvykle používá protitlak k zastavení toku dat, když jsou jeho vyrovnávací paměti FIFO plné nebo když je jeho výstup zahlcen.
Vysokorychlostní signály Reed-Solomon IP Core
Signály hodin a resetování
| Jméno | Typ Avalon-ST | Směr | Popis |
| clk_clk | clk | Vstup | Hlavní systémové hodiny. Celé jádro IP funguje na vzestupné hraně clk_clk . |
| reset_reset_n | reset_n | Vstup | Aktivní nízký signál, který po aktivaci resetuje celý systém. Tento signál můžete uplatnit asynchronně.
Musíte jej však zrušit synchronně se signálem clk_clk. Když se jádro IP obnoví po resetování, ujistěte se, že přijatá data jsou úplný paket. |
Vlastní IP Core Avalon-ST Interface Signals
| Jméno | Typ Avalon-ST | Směr | Popis |
| in_ready | připraveno | Výstup | Signál připravenosti k přenosu dat, který indikuje, že jímka je připravena přijímat data. Sink rozhraní řídí signál in_ready pro řízení toku dat přes rozhraní. Rozhraní sink zachycuje signály datového rozhraní na aktuální stoupající hraně clk. |
| neplatný | platný | Vstup | Data valid signal pro indikaci platnosti datových signálů. Když potvrdíte signál in_valid, signály datového rozhraní Avalon-ST jsou platné. Když zrušíte platnost signálu in_valid, signály datového rozhraní Avalon-ST jsou neplatné a je třeba je ignorovat. Signál in_valid můžete uplatnit, kdykoli jsou k dispozici data. Sink však zachytí data ze zdroje pouze tehdy, když jádro IP potvrdí signál in_ready. |
| in_data[] | data | Vstup | Vstup dat pro každé kódové slovo, symbol po symbolu. Platí pouze tehdy, když potvrdíte signál in_valid. Šířka je P x M bitů. U kodéru je počet informačních symbolů (N – CHECK) není nutně násobkem P. To znamená, že
poslední vstupní symbol může být nutné vyplnit nulami. |
| out_data | data | Výstup | Výstup kodéru. V systémech Qsys pro dekodér tato datová sběrnice vyhovující Avalon-ST zahrnuje všechny výstupní datové signály Avalon-ST (out_error_out, out_decfail, out_symol_out) s logem délky2(R+1) + 1. |
| out_decfail | data | Výstup | Selhání dekódování. |
| out_errors_out | chyba | Výstup | Číslo symbolu chyby, o kterém rozhoduje jádro IP. Velikost je log2(R+1) |
| out_errorvalue s_out | chyba | Výstup | Chybové hodnoty. |
| out_ready | připraveno | Vstup | Signál připravenosti k přenosu dat, který indikuje, že výstupní modul je připraven přijímat data. Zdroj poskytuje nová data (pokud jsou k dispozici), když potvrdíte signál out_ready, a přestane poskytovat nová data, když zrušíte potvrzení |
| pokračování… | |||
| Jméno | Typ Avalon-ST | Směr | Popis |
| signál out_ready. Pokud zdroj není schopen poskytnout nová data, zruší platnost out_valid pro jeden nebo více hodinových cyklů, dokud není připraven řídit platné signály datového rozhraní. | |||
| out_symbols_ou t | data | Výstup | Obsahuje dekódovaný výstup, když jádro IP aktivuje signál out_valid. Opravené symboly jsou ve stejném pořadí, v jakém byly zadány. |
| out_valid | platný | Výstup | Data platný signál. Jádro IP tvrdí, že signál out_valid je vysoký, kdykoli je platný výstup na out_data ; jádro IP deaktivuje signál, když na out_data není platný výstup. |
Rozlomitelné IP Core Avalon-ST Interface Signals
| Jméno | Typ Avalon-ST | Směr | Šířka | Popis |
| neplatný | Platný | Vstup | 1 | Master platný signál. Pokud je in_valid nízká, nastaví všechny valid_ch_in na nízkou. |
| v datech | Data | Vstup | 320 symbolů_in + 4
valid_ch_in + 2 mode_in + sync_in |
Vstup dat. |
| platný_ch_in | Část in_data | Vstup | 4 | Vstup platný signál pro každý kanál. |
| symbols_in | Část in_data | Vstup | 32 | Vstupní symboly.
• 100 GbE jeden kanál • 50 GbE dva kanály • 25 GbE čtyři kanály |
| mode_in | Část in_data | Vstup | 2 | • 0: 1×100 GbE
• 1: 2×50 GbE nebo 4x25GbE • 2: 4×25 GbE |
| sync_in | Část in_data | Vstup | 1 | Synchronizujte výstupní kanály. |
| out_valid | Platný | Výstup | 1 | Master platný signál. out_valid je platný, pokud je platný jakýkoli valid_ch_out, tj. pokud jsou platné valid_ch0 nebo valid_ch1 atd. |
| out_data | Data | Výstup | 320 dekódovaných symbolů
+ 4 valid_out + 2 mode_out + 4 sop_out + 4 eop_out +4 decfail+ 12 errors_out |
Výstupní data. |
| errors_out | Část out_data | Výstup | 12 | Počet chybových symbolů, o kterých rozhoduje jádro IP. |
| defail | Část out_data | Výstup | 4 | (Volitelné) defail každého výstupního kanálu |
| pokračování… | ||||
| Jméno | Typ Avalon-ST | Směr | Šířka | Popis |
| eop_out | Část out_data | Výstup | 4 | (Volitelné) eop každého výstupního kanálu |
| sop_out | Část out_data | Výstup | 4 | (Volitelné) sop každého kanálu |
| mode_out | Část out_data | Výstup | 2 | Výstupní režim. |
| valid_ch_out | Část out_data | Výstup | 4 | Platný signál pro každý kanál |
| symbols_out | Část out_data | Výstup | 320 | Výstupní symboly:
• 100 GbE jeden kanál • 50 GbE dva kanály • 25 GbE čtyři kanály |
Historie revizí dokumentu
| Datum | Verze | Změny |
| 2016.11.02 | 16.1 | • Přidány parametry rozlomitelného jádra IP.
• Přidal Hodnoty symbolu výstupní chyby parametr • Přidal Režim přemostění parametr |
| 2016.05.02 | 16.0 | • Přidány nové parametry:
— Počet kanálů — Použijte protitlak — Použijte skutečnou dvouportovou ROM — Obnovte obsah ROM — Selhání dekódování výstupu — Počet symbolů výstupní chyby — Výstup začátku a konce paketu • Přidán signál out_decfail • Přidal Skutečná dvouportová ROM údaje o výkonu. • Změněn popis parametru paralelismu. • Změněn popis signálu out_error_out |
| 2015.11.01 | 15.1 | Opravená schémata kodéru a dekodéru |
| 2015.05.01 | 15.0 | První vydání |
Historie revizí vysokorychlostní uživatelské příručky Reed-Solomon IP Core.
© 2016 Intel Corporation. Všechna práva vyhrazena. Intel, logo Intel, Altera, Arria, Cyclone, Enpirion, MAX, Megacore, NIOS, Quartus a Stratix slova a loga jsou ochranné známky společnosti Intel Corporation v USA a/nebo jiných zemích. Jiné značky a značky mohou být nárokovány jako vlastnictví jiných. Společnost Intel zaručuje výkon svých FPGA a polovodičových produktů podle aktuálních specifikací v souladu se standardní zárukou společnosti Intel, ale vyhrazuje si právo provádět změny jakýchkoli produktů a služeb kdykoli bez upozornění. Společnost Intel nepřebírá žádnou odpovědnost nebo závazky vyplývající z aplikace nebo použití jakýchkoli informací, produktů nebo služeb zde popsaných, s výjimkou případů, kdy je společnost Intel výslovně písemně odsouhlasena. Zákazníkům společnosti Intel se doporučuje získat nejnovější verzi specifikací zařízení předtím, než se budou spoléhat na jakékoli zveřejněné informace a než zadají objednávky na produkty nebo služby.
Vysokorychlostní archiv dokumentů Reed-Solomon IP Core
| Základní verze IP | Uživatelská příručka |
| 15.1 | Vysokorychlostní uživatelská příručka Reed-Solomon IP Core |
Pokud není uvedena verze jádra IP, platí uživatelská příručka pro předchozí verzi jádra IP.
Související odkazy
O vysokorychlostním jádru Reed-Solomon IP na straně 3 Poskytuje seznam uživatelských příruček pro předchozí verze vysokorychlostního jádra IP Reed-Solomon. © 2016 Intel Corporation. Všechna práva vyhrazena. Slova a loga Intel, logo Intel, Altera, Arria, Cyclone, Enpirion, MAX, Megacore, NIOS, Quartus a Stratix jsou ochranné známky společnosti Intel Corporation v USA a/nebo jiných zemích. Jiné značky a značky mohou být nárokovány jako vlastnictví jiných. Společnost Intel zaručuje výkon svých FPGA a polovodičových produktů podle aktuálních specifikací v souladu se standardní zárukou společnosti Intel, ale vyhrazuje si právo provádět změny jakýchkoli produktů a služeb kdykoli bez upozornění. Společnost Intel nepřebírá žádnou odpovědnost nebo závazky vyplývající z aplikace nebo použití jakýchkoli informací, produktů nebo služeb zde popsaných, s výjimkou případů, kdy je společnost Intel výslovně písemně odsouhlasena. Zákazníkům společnosti Intel se doporučuje získat nejnovější verzi specifikací zařízení předtím, než se budou spoléhat na jakékoli zveřejněné informace a než zadají objednávky na produkty nebo služby.
Dokumenty / zdroje
 |
Intel UG-01166 Altera Vysokorychlostní Reed-Solomon IP Core [pdfUživatelská příručka UG-01166, Altera Vysokorychlostní Reed-Solomon IP Core, Reed-Solomon IP Core, Solomon IP Core, UG-01166, IP Core |
