Průvodce integrovaným logickým analyzátorem Xilinx AXI4-Stream

Zavedení

Integrovaný logický analyzátor (ILA) s jádrem AXI4-Stream Interface je přizpůsobitelný logický analyzátor IP, který lze použít k monitorování vnitřních signálů a rozhraní návrhu. Jádro ILA obsahuje mnoho pokročilých funkcí moderních logických analyzátorů, včetně booleovských spouštěcích rovnic a spouštěčů přechodu hran. Jádro také nabízí možnost ladění a monitorování rozhraní spolu s kontrolou protokolu pro paměťově mapované AXI a AXI4-Stream. Protože jádro ILA je synchronní s monitorovaným návrhem, všechna omezení návrhového taktu, která jsou aplikována na váš návrh, se vztahují také na součásti jádra ILA. Pro ladění rozhraní v rámci návrhu je třeba přidat ILA IP do blokového návrhu v integrátoru Vivado® IP. Podobně může být povolena možnost kontroly protokolu AXI4/AXI4-Stream pro ILA IP v IP integrátoru. Porušení protokolu lze poté zobrazit ve tvaru vlny viewer logického analyzátoru Vivado.

Vlastnosti

• Uživatelsky volitelný počet portů sondy a šířka sondy.
• Uživatelsky volitelné cíle úložiště, jako je bloková RAM a UltraRAM
• Více portů sondy lze zkombinovat do jediné podmínky spouštění.
• Uživatelsky volitelné AXI sloty pro ladění AXI rozhraní v designu.
• Konfigurovatelné možnosti pro rozhraní AXI včetně typů rozhraní a trasováníample hloubka.
• Data a spouštěcí vlastnost pro sondy.
• Počet komparátorů a šířka pro každou sondu a jednotlivé porty v rámci rozhraní.
• Vstupní/výstupní rozhraní pro křížové spouštění.
• Konfigurovatelné potrubí pro vstupní sondy.
• Kontrola protokolů AXI4-MM a AXI4-Stream.

Další informace o jádru ILA najdete v uživatelské příručce Vivado Design Suite: Programování a ladění (UG908).

IP fakta

Tabulka faktů IP LogiCORE™
Základní specifika
Rodina podporovaných zařízení1	Versal™ ACAP
Podporovaná uživatelská rozhraní	Standard IEEE 1149.1 – JTAG
Dodáváno s jádrem
Design Files	RTL
Example Design	Verilog
Testovací stolice	Není poskytnuto
Omezení File	Xilinx® Design Constraints (XDC)
Simulační model	Není poskytnuto
Podporovaný S/W ovladač	N/A
Testované konstrukční toky2
Návrhový vstup	Vivado® Design Suite
Simulace	Podporované simulátory viz Xilinx Design Tools: Release Notes Guide.
Syntéza	Vivado Synthesis
Podpora
Všechny protokoly změn IP Vivado	Hlavní protokoly změn IP Vivado: 72775
Podpora Xilinx web strana
Poznámky: 1. Úplný seznam podporovaných zařízení naleznete v katalogu Vivado® IP. 2. Podporované verze nástrojů viz Xilinx Design Tools: Release Notes Guide.

Nadview

Procházení obsahu podle procesu návrhu
Dokumentace Xilinx® je uspořádána podle sady standardních návrhových procesů, které vám pomohou najít relevantní obsah pro váš aktuální vývojový úkol. Tento dokument pokrývá následující konstrukční procesy:

• Vývoj hardwaru, IP a platformy: Vytváření bloků PL IP pro hardwarovou platformu, vytváření PL jader, funkční simulace subsystému a vyhodnocování časování Vivado®, využití zdrojů a uzavření napájení. Zahrnuje také vývoj hardwarové platformy pro systémovou integraci. Témata v tomto dokumentu, která se vztahují k tomuto procesu návrhu, zahrnují:
• Popisy portů
• Hodiny a resety
• Přizpůsobení a generování jádra

Core Overview
Signály a rozhraní v provedení FPGA jsou připojeny k ILA sondě a slotovým vstupům. Tyto signály a rozhraní připojené k sondě a vstupům slotu jsou sampvedeny při návrhových rychlostech a ukládány pomocí blokové RAM na čipu. Signály a rozhraní v provedení Versal™ ACAP jsou připojeny k ILA sondě a vstupům slotů. Tyto připojené signály a rozhraní jsou sampvedl při návrhových rychlostech pomocí vstupu takt jádra a ukládal se do blokových pamětí RAM na čipu. Základní parametry specifikují následující:

• Počet sond (až 512) a šířka sondy (1 až 1024).
• Řada slotů a možností rozhraní.
• Trace sample hloubka.
• Data a/nebo spouštěcí vlastnost pro sondy.
• Počet komparátorů pro každou sondu.

Komunikace s jádrem ILA probíhá pomocí instance AXI Debug Hub, která se připojuje k jádru IP Control, Interface and Processing System (CIPS).

Po načtení návrhu do Versal ACAP použijte software analyzátoru logiky Vivado® k nastavení spouštěcí události pro měření ILA. Poté, co nastane spoušť, sampvyrovnávací paměť se naplní a nahraje do logického analyzátoru Vivado. Můžete view tato data pomocí okna průběhu. Sonda sample a spouštěcí funkce jsou implementovány v programovatelné logické oblasti. Paměť RAM nebo UltraRAM na čipu na základě cíle úložiště, který jste vybrali během přizpůsobení, který ukládá data, dokud je software nenahraje. Ke spouštění událostí, zachycení dat nebo ke komunikaci s jádrem ILA není vyžadován žádný uživatelský vstup ani výstup. Jádro ILA je schopno monitorovat signály na úrovni rozhraní, může předávat informace na úrovni transakcí, jako jsou nevyřízené transakce pro rozhraní AXI4.

Komparátor spouštění sondy ILA
Každý vstup sondy je připojen ke komparátoru spouštění, který je schopen provádět různé operace. Za běhu lze komparátor nastavit tak, aby prováděl porovnání = nebo !=. To zahrnuje odpovídající vzory úrovní, jako je X0XX101. Zahrnuje také detekci přechodů hran, jako je náběžná hrana (R), sestupná hrana (F), hrana (B) nebo žádný přechod (N). Komparátor spouštění může provádět složitější srovnání, včetně >, <, ≥ a ≤.

DŮLEŽITÉ! Komparátor se nastavuje za běhu pomocí logického analyzátoru Vivado®.

Stav spouště ILA
Spouštěcí podmínka je výsledkem booleovského výpočtu „AND“ nebo „OR“ každého z výsledků komparátoru spouštění sondy ILA. Pomocí logického analyzátoru Vivado® zvolíte, zda se má sonda „AND“ spouštět komparační sondy nebo je „NEBO“. Nastavení „AND“ způsobí spouštěcí událost, když jsou splněna všechna srovnání sondy ILA. Nastavení „OR“ způsobí spouštěcí událost, když je splněno kterékoli z porovnání ILA sondy. Spouštěcí podmínka je spouštěcí událost použitá pro měření stopy ILA.

Aplikace

Jádro ILA je navrženo pro použití v aplikaci, která vyžaduje ověření nebo ladění pomocí Vivado®. Následující obrázek ukazuje zápisy a čtení jádra IP CIPS z řadiče RAM bloku AXI prostřednictvím sítě AXI Network on Chip (NoC). Jádro ILA je připojeno k propojovací síti mezi AXI NoC a AXI blokovým řadičem RAM pro monitorování transakce AXI4 v hardwarovém manažeru.

Licencování a objednávání
Tento modul Xilinx® LogiCORE™ IP je poskytován bez dalších nákladů se sadou Xilinx Vivado® Design Suite podle podmínek licence pro koncového uživatele Xilinx.
Poznámka: Chcete-li ověřit, zda potřebujete licenci, zkontrolujte sloupec Licence v katalogu IP. Zahrnuté znamená, že licence je součástí sady Vivado® Design Suite; Nákup znamená, že k používání jádra si musíte zakoupit licenci. Informace o dalších modulech Xilinx® LogiCORE™ IP jsou k dispozici na stránce duševního vlastnictví společnosti Xilinx. Informace o cenách a dostupnosti dalších modulů a nástrojů Xilinx LogiCORE IP získáte od místního obchodního zástupce společnosti Xilinx.

Specifikace produktu

Popisy portů
Následující tabulky poskytují podrobnosti o portech a parametrech ILA.
Porty ILA

Tabulka 1: Porty ILA
Název portu	I/O	Popis
clk	I	Designové hodiny, které natáčejí veškerou logiku spouštění a ukládání.
sonda [ – 1:0]	I	Vstup portu sondy. Číslo portu sondy je v rozsahu od 0 do 511. Šířka portu sondy (označená ) je v rozsahu 1 až 1024. Tento port musíte deklarovat jako vektor. Pro 1bitový port použijte sondu [0:0].
trig_out	O	Port trig_out může být generován buď ze spouštěcí podmínky nebo z externího portu trig_in. Z logického analyzátoru existuje řízení doby běhu pro přepínání mezi spouštěcí podmínkou a trig_in pro řízení trig_out.
trig_in	I	Vstupní spouštěcí port používaný v procesním systému pro Embedded Cross Trigger. Lze připojit k jinému ILA a vytvořit kaskádový Trigger.
slot_ _	I	Rozhraní slotu. Typ rozhraní je vytvořen dynamicky na základě slot_ _ parametr typu rozhraní. Jednotlivé porty v rámci rozhraní jsou k dispozici pro sledování ve správci hardwaru.
trig_out_ack	I	Potvrzení funkce trig_out.
trig_in_ack	O	Potvrzení funkce trig_in.
resetn	I	ILA Input Type, když je nastaven na 'Interface Monitor', tento port by měl být stejný resetovací signál, který je synchronní s logikou návrhu, která je připojena k Slot_ _ porty jádra ILA.
S_AXIS	I/O	Volitelný port. Používá se pro ruční připojení s jádrem AXI Debug Hub, když je v Rozšířených možnostech vybráno 'Povolit rozhraní AXI4-Stream pro ruční připojení k AXI Debug Hub'.
M_AXIS	I/O	Volitelný port. Používá se pro ruční připojení k jádru AXI Debug Hub, když je v 'Advanced Options' vybráno 'Povolit rozhraní AXI4-Stream pro ruční připojení k AXI Debug Hub'.

Tabulka 1: Porty ILA (pokračování)
Název portu	I/O	Popis
aresetn	I	Volitelný port. Používá se pro ruční připojení k jádru AXI Debug Hub, když je v 'Advanced Options' vybráno 'Povolit rozhraní AXI4-Stream pro ruční připojení k AXI Debug Hub'. Tento port by měl být synchronní s resetovacím portem AXI Debug Hub.
aclk	I	Volitelný port. Používá se pro ruční připojení k jádru AXI Debug Hub, když je v 'Advanced Options' vybráno 'Povolit rozhraní AXI4-Stream pro ruční připojení k AXI Debug Hub'. Tento port by měl být synchronní s hodinovým portem AXI Debug Hub.

Parametry ILA

Tabulka 2: Parametry ILA
Parametr	Přípustné Hodnoty	Výchozí hodnoty	Popis
Component_Name	Řetězec s A–Z, 0–9 a _ (podtržítko)	ila_0	Název konkretizované komponenty.
C_NUM_OF_PROBES	1–512	1	Počet portů sondy ILA.
C_MEMORY_TYPE	0, 1	0	Cíl úložiště pro zachycená data. 0 odpovídá bloku RAM a 1 odpovídá UltraRAM.
C_DATA_DEPTH	1,024, 2,048, 4,096, 8,192, 16,384, 32,768, 65,536, 131,072	1,024	Hloubka vyrovnávací paměti sondy. Toto číslo představuje maximální počet sampsoubory, které lze uložit za běhu pro každý vstup sondy.
C_PROBE _ŠÍŘKA	1–1024	1	Šířka portu sondy . Kde je port sondy s hodnotou od 0 do 1,023 XNUMX.
C_TRIGOUT_EN	Pravda/nepravda	FALEŠNÝ	Umožňuje funkci vypínání. Používají se porty trig_out a trig_out_ack.
C_TRIGIN_EN	Pravda/nepravda	FALEŠNÝ	Povolí funkci trig. Používají se porty trig_in a trig_in_ack.
C_INPUT_PIPE_STAGES	0–6	0	Přidejte další obvody k portům sondy. Jeden parametr platí pro všechny porty sondy.
ALL_PROBE_SAME_MU	Pravda/nepravda	VĚRNÝ	To vynutí stejné jednotky porovnávací hodnoty (jednotky shody) pro všechny sondy.
C_PROBE _MU_CNT	1–16	1	Počet jednotek porovnávací hodnoty (Match) na sondu. Toto je platné pouze v případě, že ALL_PROBE_SAME_MU je FALSE.
C_PROBE _TYP	DATA a TRIGGER, TRIGGER, DATA	DATA a TRIGGER	Chcete-li vybrat vybranou sondu pro specifikaci spouštěcí podmínky nebo pro účely ukládání dat nebo pro obojí.
C_ADV_TRIGGER	Pravda/nepravda	FALEŠNÝ	Aktivuje možnost spouštění předem. To umožňuje stroj stavu spouštění a můžete si napsat vlastní sekvenci spouštění ve Vivado Logic Analyzer.

Tabulka 2: Parametry ILA (pokračování)
Parametr	Přípustné Hodnoty	Výchozí hodnoty	Popis
C_NUM_MONITOR_SLOTS	1-11	1	Počet slotů rozhraní.
Poznámky: 1. Maximální počet jednotek srovnávací hodnoty (shody) je omezen na 1,024 1,024. Pro základní spouštění (C_ADV_TRIGGER = FALSE) má každá sonda jednu jednotku srovnávací hodnoty (jako v dřívější verzi). Ale pro možnost spouštění předem (C_ADV_TRIGGER = TRUE) to znamená, že jednotlivé sondy mohou mít stále možnou volbu počtu jednotek porovnávaných hodnot od jedné do čtyř. Všechny jednotky srovnávací hodnoty by však neměly přesáhnout více než 256 XNUMX. To znamená, že pokud potřebujete čtyři porovnávací jednotky na sondu, můžete použít pouze XNUMX sond.

Navrhování s jádrem

Tato část obsahuje pokyny a další informace pro usnadnění návrhu s jádrem.

Hodiny
Vstupní port clk jsou hodiny používané jádrem ILA k registraci hodnot sondy. Pro dosažení nejlepších výsledků by to měl být stejný hodinový signál, který je synchronní s logikou návrhu, který je připojen k portům sondy jádra ILA. Při ručním připojení k AXI Debug Hub by měl být signál aclk synchronní se vstupním portem hodin AXI Debug Hub.

Resetuje
Když nastavíte ILA Input Type na Interface Monitor, resetovací port by měl být stejný resetovací signál, který je synchronní s logikou návrhu, k níž je rozhraní připojeno.
slot_ _ port jádra ILA. Pro ruční připojení s jádrem AXI Debug Hub by měl být aktuální port synchronní s resetovacím portem jádra AXI Debug Hub.

Navrhněte kroky toku
Tato část popisuje přizpůsobení a generování jádra, omezení jádra a kroky simulace, syntézy a implementace, které jsou specifické pro toto jádro IP. Podrobnější informace o standardních návrhových postupech Vivado® a IP integrátoru lze nalézt v následujících uživatelských příručkách Vivado Design Suite:

• Uživatelská příručka Vivado Design Suite: Navrhování IP subsystémů pomocí IP Integrator (UG994)
• Uživatelská příručka Vivado Design Suite: Navrhování s IP (UG896)
• Uživatelská příručka Vivado Design Suite: Začínáme (UG910)
• Uživatelská příručka Vivado Design Suite: Logic Simulation (UG900)

Přizpůsobení a generování jádra

Tato část obsahuje informace o používání nástrojů Xilinx® k přizpůsobení a generování jádra v sadě Vivado® Design Suite. Pokud upravujete a generujete jádro v integrátoru IP Vivado, podrobné informace naleznete v uživatelské příručce Vivado Design Suite: Navrhování podsystémů IP pomocí IP Integrator (UG994). IP integrátor může automaticky vypočítat určité konfigurační hodnoty při ověřování nebo generování návrhu. Chcete-li zkontrolovat, zda se hodnoty mění, viz popis parametru v této kapitole. Na view hodnotu parametru, spusťte příkaz validate_bd_design v konzole Tcl. Adresu IP můžete přizpůsobit pro použití ve svém návrhu zadáním hodnot pro různé parametry související s jádrem IP pomocí následujících kroků:

1.  Vyberte IP z katalogu IP.
2.  Poklepejte na vybranou IP nebo vyberte příkaz Upravit IP z panelu nástrojů nebo klikněte pravým tlačítkem na nabídku.

Podrobnosti naleznete v Uživatelské příručce Vivado Design Suite: Navrhování pomocí IP (UG896) a V Uživatelské příručce Vivado Design Suite: Začínáme (UG910). Obrázky v této kapitole jsou ilustracemi Vivado IDE. Zde zobrazené rozvržení se může lišit od aktuální verze.

Chcete-li získat přístup k jádru, proveďte následující:

1.  Otevřete projekt výběrem File pak Otevřít projekt nebo vytvořit nový projekt výběrem File pak Nový projekt ve Vivado.
2.  Otevřete katalog IP a přejděte do libovolné taxonomie.
3. Poklepáním na ILA vyvolejte hlavní název Vivado IDE.

Panel obecných možností
Následující obrázek ukazuje kartu Obecné možnosti v nativním nastavení, které umožňuje zadat možnosti:

Následující obrázek ukazuje kartu Obecné možnosti v nastavení AXI, která umožňuje zadat možnosti:

• Component Name: Toto textové pole použijte k zadání jedinečného názvu modulu pro jádro ILA.
• ILA Input Type: Tato možnost určuje, který typ rozhraní nebo signálu ILA by měl být laděn. Aktuálně jsou hodnoty tohoto parametru „Native Probes“, „Interface Monitor“ a „Mixed“.
• Počet sond: Pomocí tohoto textového pole vyberte počet portů sondy na jádře ILA. Platný rozsah používaný ve Vivado® IDE je 1 až 64. Pokud potřebujete více než 64 portů sondy, musíte k vygenerování jádra ILA použít tok příkazů Tcl.
• Počet slotů rozhraní (dostupné pouze u typu Interface Monitor a Mixed type): Tato volba vám umožňuje vybrat počet slotů rozhraní AXI, které je třeba připojit k ILA.
• Stejný počet komparátorů pro všechny porty sondy: Na tomto panelu lze konfigurovat počet komparátorů na sondu. Výběrem lze aktivovat stejný počet komparátorů pro všechny sondy.

Panely portů sondy
Následující obrázek ukazuje kartu Porty sondy, která umožňuje zadat nastavení:

• Panel portu sondy: Šířku každého portu sondy lze konfigurovat v panelech portů sondy. Každý panel portů sondy má až sedm portů.
• Šířka sondy: Lze zmínit šířku každého portu sondy. Platný rozsah je 1 až 1024.
• Počet komparátorů: Tato možnost je povolena pouze v případě, že je deaktivována možnost „Stejný počet komparátorů pro všechny porty sondy“. Pro každou sondu lze nastavit komparátor v rozsahu 1 až 16.
• Data a/nebo Trigger: Pomocí této volby lze nastavit typ sondy pro každou sondu. Platné možnosti jsou DATA_and_TRIGGER, DATA a TRIGGER.
• Možnosti komparátoru: Pomocí této možnosti lze nastavit typ operace nebo porovnání pro každou sondu.

Možnosti rozhraní
Následující obrázek ukazuje kartu Možnosti rozhraní, když je pro typ vstupu ILA vybrán typ Monitor rozhraní nebo Mix:

• Typ rozhraní: Prodejce, knihovna, název a verze (VLNV) rozhraní, které má být monitorováno jádrem ILA.
• AXI-MM ID Width: Vybírá šířku ID rozhraní AXI, když je slot_ typ rozhraní je nakonfigurován jako AXI-MM, kde je číslo slotu.
• AXI-MM Data Width: Vybírá parametry odpovídající slot_Vybírá šířku dat rozhraní AXI, když je slot_ typ rozhraní je nakonfigurován jako AXI-MM, kde je číslo slotu.
• AXI-MM Address Width: Vybírá šířku adresy rozhraní AXI, když je slot_ typ rozhraní je nakonfigurován jako AXI-MM, kde je číslo slotu.
• Povolit kontrolu protokolu AXI-MM/Stream Protocol: Povolí kontrolu protokolu AXI4-MM nebo AXI4-Stream pro slot když slot_ typ rozhraní je konfigurován jako AXI-MM nebo AXI4-Stream, kde je číslo slotu.
• Povolit čítače sledování transakcí: Umožňuje sledování transakcí AXI4-MM.
• Počet nevyřízených transakcí čtení: Určuje počet nevyřízených transakcí čtení na ID. Hodnota by měla být rovna nebo větší než počet nevyřízených transakcí čtení pro dané připojení.
• Počet nevyřízených transakcí zápisu: Určuje počet nevyřízených transakcí zápisu na ID. Hodnota by měla být rovna nebo větší než počet nevyřízených transakcí zápisu pro toto připojení.
• Monitorování signálů stavu APC: Umožňuje sledování signálů stavu APC pro slot když slot_ typ rozhraní je nakonfigurován jako AXI-MM, kde je číslo slotu.
• Nakonfigurujte kanál adresy čtení AXI jako Data: Vyberte signály kanálu čtení adresy pro účely ukládání dat pro slot když slot_ typ rozhraní je nakonfigurován jako AXI-MM, kde je číslo slotu.
• Nakonfigurujte kanál adresy čtení AXI jako Trigger: Vyberte signály kanálu čtení adresy pro specifikaci podmínky spouštění pro slot když slot_ typ rozhraní je nakonfigurován jako AXI-MM, kde je číslo slotu.
• Nakonfigurujte kanál čtení dat AXI jako Data: Vyberte signály kanálu čtení dat pro účely ukládání dat pro slot když slot_ typ rozhraní je nakonfigurován jako AXI-MM, kde je číslo slotu.
• Nakonfigurujte kanál čtení dat AXI jako Trigger: Vyberte signály kanálu čtení dat pro specifikaci podmínek spouštění pro slot když slot_ typ rozhraní je nakonfigurován jako AXI-MM, kde je číslo slotu.
• Nakonfigurujte kanál adresy zápisu AXI jako Data: Vyberte signály kanálu adresy zápisu pro účely ukládání dat pro slot když slot_ typ rozhraní je nakonfigurován jako AXI-MM, kde je číslo slotu.
• Nakonfigurujte kanál adresy zápisu AXI jako Trigger: Vyberte signály kanálu adresy zápisu pro specifikaci podmínek spouštění pro slot když slot_ typ rozhraní je nakonfigurován jako AXI-MM, kde je číslo slotu.
• Nakonfigurujte datový kanál zápisu AXI jako Data: Vyberte signály kanálu zápisu dat pro účely ukládání dat pro slot když slot_ typ rozhraní je nakonfigurován jako AXI-MM, kde je číslo slotu.
• Nakonfigurujte datový kanál zápisu AXI jako Trigger: Vyberte signály kanálu zápisu dat pro specifikaci podmínky spouštění pro slot když slot_ typ rozhraní je nakonfigurován jako AXI-MM, kde je číslo slotu.
• Nakonfigurujte kanál odezvy na zápis AXI jako Data: Vyberte signály kanálu odezvy na zápis pro účely ukládání dat pro slot když slot_ typ rozhraní je nakonfigurován jako AXI-MM, kde je číslo slotu.
• Nakonfigurujte kanál odezvy na zápis AXI jako Trigger: Vyberte signály kanálu odezvy na zápis pro specifikaci podmínky spouštění pro slot když slot_ typ rozhraní je nakonfigurován jako AXI-MM, kde je číslo slotu.
• AXI-Stream Tdata Width: Vybírá šířku Tdata rozhraní AXI-Stream, když je slot_ typ rozhraní je nakonfigurován jako AXI-Stream, kde je číslo slotu.
• AXI-Stream TID Width: Vybírá šířku TID rozhraní AXI-Stream, když je slot_ typ rozhraní je nakonfigurován jako AXI-Stream, kde je číslo slotu.
• AXI-Stream TUSER Width: Vybírá šířku TUSER rozhraní AXI-Stream, když je slot_ typ rozhraní je nakonfigurován jako AXI-Stream, kde je číslo slotu.
• AXI-Stream TDEST Width: Vybírá šířku TDEST rozhraní AXI-Stream, když je slot_ typ rozhraní je nakonfigurován jako AXI-Stream, kde je číslo slotu.
• Konfigurovat signály AXIS jako data: Vyberte signály AXI4-Stream pro účely ukládání dat pro slot
  když slot_ typ rozhraní je nakonfigurován jako AXI-Stream, kde je číslo slotu.
• Konfigurace signálů AXIS jako spouštěče: Vyberte signály AXI4-Stream pro určení podmínky spouštění pro slot když slot_ typ rozhraní je nakonfigurován jako AXI-Stream, kde je číslo slotu.
• Konfigurovat slot jako data a/nebo spouštěč: Vybírá signály ze slotů, které nejsou AXI, pro specifikaci spouštěcí podmínky nebo pro účely ukládání dat nebo pro oba sloty když slot_ typ rozhraní je nakonfigurován jako non-AXI, kde je číslo slotu.

Možnosti úložiště
Následující obrázek ukazuje kartu Možnosti úložiště, která vám umožňuje vybrat typ cílového úložiště a hloubku paměti, která se má použít:

• Cíl úložiště: Tento parametr se používá k výběru typu cíle úložiště z rozbalovací nabídky.
• Data Depth: Tento parametr se používá pro výběr vhodného samphloubku z rozbalovací nabídky.

Pokročilé možnosti
Následující obrázek ukazuje kartu Upřesnit možnosti:

• Povolit rozhraní AXI4-Stream pro ruční připojení k AXI Debug Hub: Pokud je tato možnost povolena, poskytuje IP rozhraní AXIS pro připojení k AXI Debug Hub.
• Enable Trigger Input Interface: Zaškrtnutím této možnosti povolíte volitelný vstupní port spouštění.
• Enable Trigger Output Interface: Zaškrtnutím této možnosti povolíte volitelný port spouštěcího výstupu.
• Vstupní potrubí Stages: Vyberte počet registrů, které chcete přidat pro sondu, abyste zlepšili výsledky implementace. Tento parametr platí pro všechny sondy.
• Advanced Trigger: Zaškrtnutím povolíte sekvenování spouštění na základě stavu stroje.

Generování výstupu
Podrobnosti najdete v uživatelské příručce Vivado Design Suite: Navrhování s IP (UG896).

Omezení jádra

Povinná omezení
Jádro ILA obsahuje XDC file který obsahuje vhodná omezení falešných cest, aby se zabránilo nadměrnému omezení synchronizačních cest křižujících doménu hodin. Rovněž se očekává, že hodinový signál připojený ke vstupnímu portu clk jádra ILA je ve vašem návrhu správně omezen.

Výběr zařízení, balení a rychlosti
Tato část neplatí pro toto jádro IP.

• Frekvence hodin
  Tato část neplatí pro toto jádro IP.
• Správa hodin
  Tato část neplatí pro toto jádro IP.
• Umístění hodin
  Tato část neplatí pro toto jádro IP.
• Bankovnictví
  Tato část neplatí pro toto jádro IP.
• Umístění transceiveru
  Tato část neplatí pro toto jádro IP.
• I/O Standard a umístění
  Tato část neplatí pro toto jádro IP.

Simulace

Úplné informace o komponentách simulace Vivado® a také informace o používání podporovaných nástrojů třetích stran naleznete v uživatelské příručce Vivado Design Suite: Logic Simulation (UG900).

Syntéza a implementace
Podrobnosti o syntéze a implementaci najdete v uživatelské příručce Vivado Design Suite: Navrhování s IP (UG896).

Ladění

Tato příloha obsahuje podrobnosti o zdrojích dostupných na podpoře Xilinx® webstránky a nástroje pro ladění. Pokud IP vyžaduje licenční klíč, musí být klíč ověřen. Návrhové nástroje Vivado® mají několik licenčních kontrolních bodů pro průchod licencovaných IP adres. Pokud je kontrola licence úspěšná, IP může pokračovat ve generování. V opačném případě se generování zastaví s chybou. Kontrolní body licencí jsou vynuceny následujícími nástroji:

• Vivado Synthesis
• Implementace Vivado
• write_bitstream (příkaz Tcl)

DŮLEŽITÉ! Úroveň licence IP je v kontrolních bodech ignorována. Test potvrzuje, že existuje platná licence. Nekontroluje úroveň licence IP.

Hledání nápovědy na Xilinx.com

Pro pomoc v procesu návrhu a ladění při používání jádra je podpora Xilinx web obsahuje klíčové zdroje, jako je dokumentace k produktu, poznámky k verzi, záznamy odpovědí, informace o známých problémech a odkazy pro získání další podpory produktu. K dispozici jsou také fóra komunity Xilinx, kde se členové mohou učit, účastnit se, sdílet a klást otázky o řešeních Xilinx.

Dokumentace
Tento produktový průvodce je hlavním dokumentem spojeným s jádrem. Tuto příručku spolu s dokumentací týkající se všech produktů, které pomáhají v procesu návrhu, naleznete na podpoře Xilinx web stránku nebo pomocí Xilinx® Documentation Navigator. Stáhněte si Xilinx Documentation Navigator ze stránky Downloads. Další informace o tomto nástroji a dostupných funkcích získáte v online nápovědě po instalaci.

Záznamy odpovědí
Záznamy odpovědí obsahují informace o běžně se vyskytujících problémech, užitečné informace o tom, jak tyto problémy vyřešit, a jakékoli známé problémy s produktem Xilinx. Záznamy odpovědí jsou vytvářeny a udržovány denně, což zajišťuje, že uživatelé mají přístup k nejpřesnějším dostupným informacím. Záznamy odpovědí pro toto jádro lze najít pomocí pole Hledat podporu na hlavní podpoře Xilinx web strana. Chcete-li maximalizovat výsledky vyhledávání, použijte klíčová slova jako:

• Název produktu
• Zpráva(y) nástroje
• Shrnutí zjištěného problému

Po vrácení výsledků je k dispozici vyhledávání pomocí filtru pro další cílení na výsledky.

Technická podpora
Xilinx poskytuje technickou podporu na komunitních fórech Xilinx pro tento produkt LogiCORE™ IP, pokud je používán tak, jak je popsáno v dokumentaci produktu. Xilinx nemůže zaručit načasování, funkčnost nebo podporu, pokud provedete některou z následujících akcí:

• Řešení implementujte do zařízení, která nejsou definována v dokumentaci.
• Přizpůsobte řešení nad rámec povolený v dokumentaci k produktu.
• Změňte jakoukoli část návrhu označenou NEUPRAVOVAT.

Chcete-li klást otázky, přejděte na komunitní fóra Xilinx.

Další zdroje a právní upozornění

Zdroje Xilinx
Zdroje podpory, jako jsou odpovědi, dokumentace, soubory ke stažení a fóra, viz Podpora Xilinx.

Navigátor dokumentace a Design Hubs
Xilinx® Documentation Navigator (DocNav) poskytuje přístup k dokumentům Xilinx, videím a zdrojům podpory, které můžete filtrovat a vyhledávat, abyste našli informace. Chcete-li otevřít DocNav:

• • Z Vivado® IDE vyberte Help → Documentation and Tutorials.
  • V systému Windows vyberte Start → Všechny programy → Xilinx Design Tools → DocNav.
  • Na příkazovém řádku systému Linux zadejte docnav.

Xilinx Design Hubs poskytují odkazy na dokumentaci uspořádanou podle návrhových úloh a dalších témat, které můžete použít k naučení se klíčových konceptů a řešení často kladených otázek. Přístup k Design Hubs:

• V DocNav klikněte na Design Hubs View tab.
• Na Xilinx webnaleznete na stránce Design Hubs.

Poznámka: Další informace o DocNav najdete na stránce Documentation Navigator na Xilinx webmísto.

Reference
Tyto dokumenty poskytují doplňkový materiál užitečný s touto příručkou:

1.  Uživatelská příručka Vivado Design Suite: Programování a ladění (UG908)
2. Uživatelská příručka Vivado Design Suite: Navrhování s IP (UG896)
3. Uživatelská příručka Vivado Design Suite: Navrhování IP subsystémů pomocí IP Integrator (UG994)
4. Uživatelská příručka Vivado Design Suite: Začínáme (UG910)
5. Uživatelská příručka Vivado Design Suite: Logic Simulation (UG900)
6. Uživatelská příručka Vivado Design Suite: Implementace (UG904)
7. Průvodce migrací z ISE na Vivado Design Suite (UG911)
8. AXI Protocol Checker LogiCORE IP Product Guide (PG101)
9. AXI4-Stream Protocol Checker LogiCORE IP Product Guide (PG145)

Historie revizí
Následující tabulka ukazuje historii revizí tohoto dokumentu.

Sekce	Souhrn revizí
11 / 23 / 2020 Verze 1.1
Počáteční vydání.	N/A

Přečtěte si prosím: Důležitá právní upozornění
Informace zde uvedené (dále jen „Materiály“) jsou poskytovány výhradně pro výběr a použití produktů Xilinx. V maximálním rozsahu povoleném platnými zákony: (1) Materiály jsou zpřístupněny „TAK, JAK JSOU“ a se všemi chybami se tímto Xilinx ZŘÍKÁ VŠECH ZÁRUK A PODMÍNEK, VÝSLOVNÝCH, PŘEDPOKLÁDANÝCH NEBO ZÁKONNÝCH, VČETNĚ, ALE NE OMEZENO, ZÁRUK OBCHODOVATELNOSTI, NE -PORUŠENÍ PRÁV NEBO VHODNOST PRO JAKÝKOLI KONKRÉTNÍ ÚČEL; a (2) Xilinx nenese odpovědnost (ať už na základě smlouvy nebo deliktu, včetně nedbalosti, nebo na základě jakékoli jiné teorie odpovědnosti) za jakoukoli ztrátu nebo škodu jakéhokoli druhu nebo povahy související s Materiály, vzniklé na základě nebo v souvislosti s Materiály. (včetně vašeho použití Materiálů), a to i pro jakoukoli přímou, nepřímou, zvláštní, náhodnou nebo následnou ztrátu nebo poškození (včetně ztráty dat, zisků, dobrého jména nebo jakéhokoli typu ztráty nebo škody utrpěné v důsledku jakékoli vznesené žaloby třetí stranou), i když byla taková škoda nebo ztráta rozumně předvídatelná nebo byla společnost Xilinx na možnost té samé upozorněna.

Xilinx nepřebírá žádnou povinnost opravit jakékoli chyby obsažené v materiálech nebo vás upozorňovat na aktualizace materiálů nebo specifikací produktu. Bez předchozího písemného souhlasu nesmíte materiály reprodukovat, upravovat, distribuovat nebo veřejně zobrazovat. Některé produkty podléhají podmínkám omezené záruky společnosti Xilinx, podívejte se prosím na podmínky prodeje společnosti Xilinx, které mohou být viewvyd https://www.xilinx.com/legal.htm#tos; Na jádra IP se mohou vztahovat podmínky záruky a podpory obsažené v licenci, kterou vám vydala společnost Xilinx. Produkty Xilinx nejsou navrženy ani zamýšleny jako bezpečné při poruše nebo pro použití v jakékoli aplikaci vyžadující bezpečný výkon; přebíráte výhradní riziko a odpovědnost za použití produktů Xilinx v takových kritických aplikacích, podívejte se prosím na podmínky prodeje společnosti Xilinx, které mohou být viewvyd https://www.xilinx.com/legal.htm#tos.
Tento dokument obsahuje předběžné informace a podléhá změnám bez upozornění. Informace zde uvedené se týkají produktů a/nebo služeb, které ještě nejsou k dispozici k prodeji, a jsou poskytovány výhradně pro informační účely a nejsou zamýšleny nebo by měly být vykládány jako nabídka k prodeji nebo pokus o komercializaci produktů a/nebo služeb uvedených v tomto dokumentu. zde.

ZŘEKNUTÍ SE ODPOVĚDNOSTI AUTOMOBILOVÝCH APLIKACÍ
AUTOMOBILOVÉ VÝROBKY (IDENTIFIKOVANÉ JAKO „XA“ V ČÍSLE DÍLU) NEJSOU ZARUČENY NA POUŽITÍ PŘI ROZMÍSTĚNÍ AIRBAGŮ ANI PRO POUŽITÍ V APLIKACÍCH, KTERÉ OVLIVŇUJÍ OVLÁDÁNÍ VOZIDLA („BEZPEČNOSTNÍ APLIKACE“), POKUD NEEXISTUJE BEZPEČNOSTNÍ ZABEZPEČENÍ SE STANDARDEM BEZPEČNOSTI AUTOMOBILŮ ISO 26262 („BEZPEČNOSTNÍ NÁVRH“). ZÁKAZNÍCI MUSÍ PŘED POUŽITÍM NEBO DISTRIBUCÍ JAKÝCHKOLI SYSTÉMŮ, KTERÉ ZAHRNUJÍ PRODUKTY, TYTO SYSTÉMY Z BEZPEČNOSTNÍCH ÚČELŮ DŮKLADNĚ TESTOVAT. POUŽÍVÁNÍ VÝROBKŮ V BEZPEČNOSTNÍ APLIKACI BEZ BEZPEČNOSTNÍHO NÁVRHU JE PLNĚ NA RIZIKO ZÁKAZNÍKA, PODLÉHAJÍ POUZE PLATNÝM ZÁKONŮM A PŘEDPISŮM UPRAVUJÍCÍ OMEZENÍ ODPOVĚDNOSTI ZA VÝROBEK.
Copyright 2020 Xilinx, Inc. Xilinx, logo Xilinx, Alveo, Artix, Kintex, Spartan, Versal, Virtex, Vivado, Zynq a další zde uvedené značky jsou ochranné známky společnosti Xilinx ve Spojených státech a dalších zemích. Všechny ostatní ochranné známky jsou majetkem příslušných vlastníků. PG357 (v1.1) 23. listopadu 2020, ILA s rozhraním AXI4-Stream v1.1
Stáhnout PDF: Průvodce integrovaným logickým analyzátorem Xilinx AXI4-Stream

Reference

• Uživatelská příručka