SmartFusion2 MSS
Konfigurace řadiče DDR
Libero SoC v11.6 a novější
Zavedení
SmartFusion2 MSS má vestavěný řadič DDR. Tento řadič DDR je určen k ovládání paměti DDR mimo čip. Řadič MDDR je přístupný z MSS i z FPGA tkaniny. Kromě toho lze DDR řadič také obejít, což poskytuje další rozhraní k FPGA tkanině (Soft Controller Mode (SMC)).
Chcete-li plně nakonfigurovat řadič MSS DDR, musíte:
- Vyberte datovou cestu pomocí konfigurátoru MDDR.
- Nastavte hodnoty registrů pro registry řadiče DDR.
- Vyberte hodinové frekvence paměti DDR a hodinový poměr FPGA k MDDR (je-li potřeba) pomocí MSS CCC Configurator.
- Připojte konfigurační rozhraní APB ovladače podle definice řešení periferní inicializace. Informace o inicializačních obvodech MDDR vytvořených programem System Builder naleznete v části „Konfigurační cesta MSS DDR“ na stránce 13 a na obrázku 2-7.
Můžete si také vytvořit svůj vlastní inicializační obvod pomocí samostatné (ne od System Builder) periferní inicializace. Viz uživatelská příručka k inicializaci samostatného periferního zařízení SmartFusion2.
Konfigurátor MDDR
Konfigurátor MDDR se používá ke konfiguraci celkové datové cesty a parametrů externí paměti DDR pro řadič MSS DDR.
Karta Obecné nastavuje vaše nastavení paměti a látkového rozhraní (obrázek 1-1).
Nastavení paměti
Zadejte čas vyrovnání paměti DDR. Toto je čas, který paměť DDR potřebuje k inicializaci. Výchozí hodnota je 200 us. Správnou hodnotu, kterou je třeba zadat, naleznete v datovém listu paměti DDR.
Pomocí Nastavení paměti nakonfigurujte možnosti paměti v MDDR.
- Typ paměti – LPDDR, DDR2 nebo DDR3
- Šířka dat – 32-bit, 16-bit nebo 8-bit
- SECDED Povoleno ECC – ZAPNUTO nebo VYPNUTO
- Rozhodčí řízení – typ-0, typ-1, typ-2, typ-3
- ID nejvyšší priority – platné hodnoty jsou od 0 do 15
- Šířka adresy (bity) – Počet řádkových, bankových a sloupcových adresových bitů pro paměť LPDDR/DDR2/DDR3, kterou používáte, naleznete v datovém listu paměti DDR. vyberte rozbalovací nabídku a vyberte správnou hodnotu pro řádky/banky/sloupce podle datového listu paměti LPDDR/DDR2/DDR3.
Poznámka: Číslo v rozevíracím seznamu se vztahuje k počtu bitů adresy, nikoli k absolutnímu počtu řádků/bank/sloupců. NapřampPokud má vaše paměť DDR 4 banky, vyberte pro banky 2 (2 ²=4). Pokud má vaše paměť DDR 8 bank, vyberte jako banky 3 (2³ = 8).
Nastavení rozhraní tkaniny
Ve výchozím nastavení je pevný procesor Cortex-M3 nastaven pro přístup k řadiči DDR. Zaškrtnutím políčka Fabric Interface Setting (Nastavení rozhraní tkaniny) můžete také povolit masteru tkaniny přístup k řadiči DDR. V tomto případě si můžete vybrat jednu z následujících možností:
- Použijte rozhraní AXI – Fabric Master přistupuje k řadiči DDR přes 64bitové rozhraní AXI.
- Použijte jediné rozhraní AHBLite – Fabric Master přistupuje k řadiči DDR prostřednictvím jediného 32bitového rozhraní AHB.
- Použijte dvě rozhraní AHBLite – Dva mastery tkaniny přistupují k řadiči DDR pomocí dvou 32bitových rozhraní AHB.
Konfigurace view (Obrázek 1-1) se aktualizuje podle vašeho výběru Fabric Interface.
Síla I/O disku (pouze DDR2 a DDR3)
Vyberte jednu z následujících sil disku pro vaše DDR I/O:
- Poloviční síla pohonu
- Plná síla pohonu
Libero SoC nastavuje standard DDR I/O pro váš systém MDDR na základě typu vaší paměti DDR a síly I/O jednotky (jak je uvedeno v tabulce 1-1).
Tabulka 1-1 • Síla I/O jednotky a typ paměti DDR
| Typ paměti DDR | Poloviční síla pohonu | Plně pevný disk |
| DDR3 | SSTL15I | SSTL15II |
| DDR2 | SSTL18I | SSTL18II |
| LPDDR | LPDRI | LPDRII |
IO Standard (pouze LPDDR)
Vyberte jednu z následujících možností:
- LVCMOS18 (nejnižší výkon) pro standard LVCMOS 1.8V IO. Používá se v typických aplikacích LPDDR1.
- LPDDRI Poznámka: Než zvolíte tento standard, ujistěte se, že vaše deska tento standard podporuje. Tuto možnost musíte použít při cílení na desky M2S-EVAL-KIT nebo SF2-STARTER-KIT. Standardy LPDDRI IO vyžadují, aby byl na desce nainstalován rezistor IMP_CALIB.
Kalibrace IO (pouze LPDDR)
Při použití standardu LVCMOS18 IO vyberte jednu z následujících možností:
- On
- Vypnuto (typické)
Kalibrace ON a OFF volitelně řídí použití IO kalibračního bloku, který kalibruje IO ovladače na externí rezistor. Když je vypnuto, zařízení používá přednastavené nastavení IO ovladače.
Když je zapnuto, vyžaduje to, aby byl na PCB nainstalován 150ohmový odpor IMP_CALIB.
To se používá ke kalibraci IO na charakteristiky PCB. Pokud je však nastaveno na ON, je třeba nainstalovat rezistor, jinak se paměťový řadič neinicializuje.
Další informace najdete v aplikaci pokynů pro návrh desek AC393-SmartFusion2 a IGLOO2
Poznámka a uživatelskou příručku pro vysokorychlostní rozhraní DDR SmartFusion2 SoC FPGA.
Konfigurace řadiče MDDR
Když používáte MSS DDR Controller pro přístup k externí DDR paměti, DDR Controller musí být nakonfigurován za běhu. To se provádí zápisem konfiguračních dat do vyhrazených konfiguračních registrů řadiče DDR. Tato konfigurační data závisí na charakteristikách externí paměti DDR a vaší aplikace. Tato část popisuje, jak zadat tyto konfigurační parametry do konfigurátoru řadiče MSS DDR a jak jsou konfigurační data spravována jako součást celkového řešení inicializace periferií.
Řídicí registry MSS DDR
MSS DDR Controller má sadu registrů, které je třeba nakonfigurovat za běhu. Hodnoty konfigurace pro tyto registry představují různé parametry, jako je režim DDR, šířka PHY, režim burst a ECC. Úplné podrobnosti o konfiguračních registrech řadiče DDR naleznete v uživatelské příručce k vysokorychlostním rozhraním DDR SmartFusion2 SoC FPGA.
Konfigurace registrů MDDR
Pomocí záložek Inicializace paměti (Obrázek 2-1, Obrázek 2-2 a Obrázek 2-3) a Časování paměti (Obrázek 2-4) zadejte parametry, které odpovídají vaší paměti DDR a aplikaci. Hodnoty, které zadáte na těchto kartách, se automaticky převedou do příslušných hodnot registru. Když kliknete na konkrétní parametr, jeho odpovídající registr je popsán v podokně Popis registru (spodní část na obrázku 1-1 na straně 4).
Inicializace paměti
Karta Memory Initialization (Inicializace paměti) vám umožňuje nakonfigurovat způsoby, jak chcete, aby byly vaše paměti LPDDR/DDR2/DDR3 inicializovány. Nabídka a možnosti dostupné na kartě Inicializace paměti se liší podle typu paměti DDR (LPDDR/DDR2/DDR3), kterou používáte. Při konfiguraci možností nahlédněte do datového listu paměti DDR. Když změníte nebo zadáte hodnotu, podokno Popis registru vám poskytne název registru a hodnotu registru, která se aktualizuje. Neplatné hodnoty jsou označeny jako varování. Obrázek 2-1, Obrázek 2-2 a Obrázek 2-3 znázorňují kartu Inicializace pro LPDDR, DDR2 a DDR3.
- Režim časování – Vyberte režim časování 1T nebo 2T. V 1T (výchozí režim) může řadič DDR vydat nový příkaz v každém hodinovém cyklu. V režimu časování 2T uchovává řadič DDR adresu a příkazovou sběrnici platnou po dva hodinové cykly. To snižuje účinnost sběrnice na jeden příkaz na dvě hodiny, ale zdvojnásobuje dobu nastavení a výdrže.
- Částečné automatické obnovení pole (pouze LPDDR). Tato funkce je určena pro úsporu energie pro LPDDR.
Vyberte jednu z následujících možností, aby řadič obnovil množství paměti během samoobnovování:
– Celé pole: Banky 0, 1,2, 3 a XNUMX
– Poloviční pole: Banky 0 a 1
– Čtvrtinové pole: Banka 0
– Osmičkové pole: Banka 0 s adresou řádku MSB=0
– Pole šestnáctiny: Banka 0 s adresou řádku MSB a MSB-1, obě rovné 0.
Všechny ostatní možnosti naleznete při konfiguraci možností v datovém listu paměti DDR.
Časování paměti
Tato karta umožňuje konfigurovat parametry časování paměti. Při konfiguraci parametrů časování paměti se řiďte datovým listem vaší paměti LPDDR/DDR2/DDR3.
Když změníte nebo zadáte hodnotu, podokno Popis registru vám poskytne název registru a hodnotu registru, která se aktualizuje. Neplatné hodnoty jsou označeny jako varování.
Import konfigurace DDR Files
Kromě zadávání parametrů paměti DDR pomocí karet Inicializace paměti a Časování můžete importovat hodnoty registru DDR z file. Chcete-li tak učinit, klikněte na tlačítko Importovat konfiguraci a přejděte na text file obsahující názvy a hodnoty registrů DDR. Obrázek 2-5 ukazuje syntaxi konfigurace importu.
Poznámka: Pokud zvolíte import hodnot registrů místo jejich zadávání pomocí GUI, musíte zadat všechny potřebné hodnoty registrů. Podrobnosti naleznete v uživatelské příručce k vysokorychlostním rozhraním DDR SmartFusion2 SoC FPGA.
Export konfigurace DDR Files
Aktuální konfigurační data registru můžete také exportovat do textu file. Tento file bude obsahovat hodnoty registrů, které jste importovali (pokud existují), a také ty, které byly vypočteny z parametrů GUI, které jste zadali v tomto dialogu.
Pokud chcete vrátit zpět změny, které jste provedli v konfiguraci registru DDR, můžete tak učinit pomocí Obnovit výchozí. Všimněte si, že tím se vymažou všechna konfigurační data registru a tato data musíte buď znovu importovat, nebo znovu zadat. Data se resetují na hardwarové resetované hodnoty.
Vygenerovaná data
Kliknutím na OK vygenerujete konfiguraci. Na základě vašeho vstupu na kartách General, Memory Timing a Memory Initialization vypočítá MDDR Configurator hodnoty pro všechny konfigurační registry DDR a exportuje tyto hodnoty do vašeho firmwarového projektu a simulace. files. Vyvezené file syntaxe je znázorněna na obrázku 2-6.
Firmware
Když generujete SmartDesign, postupujte takto files jsou generovány v adresář /firmware/ drivers_config/sys_config. Tyto files jsou vyžadovány, aby se jádro firmwaru CMSIS správně zkompilovalo a obsahovalo informace týkající se vašeho aktuálního návrhu, včetně konfiguračních dat periferií a informací o konfiguraci hodin pro MSS. Neupravujte je filejsou ručně, protože jsou znovu vytvořeny pokaždé, když je znovu generován váš kořenový návrh.
- sys_config.c
- sys_config.h
- sys_config_mddr_define.h – konfigurační data MDDR.
- Sys_config_fddr_define.h – konfigurační data FDDR.
- sys_config_mss_clocks.h – konfigurace hodin MSS
Simulace
Když generujete SmartDesign spojený s vaším MSS, následuje simulace files jsou generovány v adresář /simulation:
- test.bfm – BFM nejvyšší úrovně file který je nejprve „proveden“ během jakékoli simulace, která cvičí procesor Cortex-M2 SmartFusion3 MSS. Provádí periferní_init.bfm a user.bfm v tomto pořadí.
- periferní_init.bfm – Obsahuje proceduru BFM, která emuluje funkci CMSIS::SystemInit() spuštěnou na Cortex-M3 předtím, než zadáte proceduru main(). V podstatě zkopíruje konfigurační data pro jakékoli periferie použité v návrhu do správných registrů konfigurace periferií a poté čeká, až budou všechny periferie připraveny, než potvrdí, že uživatel může tyto periferie používat.
- MDDR_init.bfm – Obsahuje příkazy zápisu BFM, které simulují zápis dat konfiguračního registru MSS DDR, který jste zadali (pomocí dialogu Upravit registry výše) do registrů řadiče DDR.
- user.bfm – Určeno pro uživatelské příkazy. Můžete simulovat datovou cestu přidáním vlastních BFM příkazů file. Příkazy v tomto file bude „spuštěno“ po dokončení periferní_init.bfm.
Pomocí files výše je konfigurační cesta simulována automaticky. Stačí upravit soubor user.bfm file k simulaci datové cesty. Neupravujte soubor test.bfm, periferní_init.bfm nebo MDDR_init.bfm files jako tyto files jsou znovu vytvořeny pokaždé, když je znovu vygenerován váš kořenový design.
Konfigurační cesta MSS DDR
Řešení periferní inicializace vyžaduje, abyste kromě zadání hodnot konfiguračního registru MSS DDR nakonfigurovali cestu konfiguračních dat APB v MSS (FIC_2). Funkce SystemInit() zapisuje data do konfiguračních registrů MDDR přes rozhraní FIC_2 APB.
Poznámka: Pokud používáte System Builder, konfigurační cesta se nastaví a připojí automaticky.
Konfigurace rozhraní FIC_2:
- Otevřete dialog konfigurátoru FIC_2 (obrázek 2-7) z konfigurátoru MSS.
- Vyberte možnost Inicializovat periferní zařízení pomocí Cortex-M3.
- Ujistěte se, že je zaškrtnutá MSS DDR, stejně jako Fabric DDR/SERDES bloky, pokud je používáte.
- Klepnutím na tlačítko OK uložte nastavení. Tím se odkryjí konfigurační porty FIC_2 (rozhraní Clock, Reset a APB), jak je znázorněno na obrázku 2-8.
- Vygenerujte MSS. Porty FIC_2 (FIC_2_APB_MASTER, FIC_2_APB_M_PCLK a FIC_2_APB_M_RESET_N) jsou nyní vystaveny na rozhraní MSS a lze je připojit k CoreConfigP a CoreResetP podle specifikace řešení periferní inicializace.
Úplné podrobnosti o konfiguraci a připojení jader CoreConfigP a CoreResetP naleznete v uživatelské příručce k inicializaci periferií.
Popis portu
Rozhraní DDR PHY
Tabulka 3-1 • Rozhraní DDR PHY
| Název portu | Směr | Popis |
| MDDR_CAS_N | VEN | DRAM CASN |
| MDDR_CKE | VEN | DRAM CKE |
| MDDR_CLK | VEN | Hodiny, strana P |
| MDDR_CLK_N | VEN | Hodiny, strana N |
| MDDR_CS_N | VEN | DRAM ČSN |
| MDDR_ODT | VEN | DRAM ODT |
| MDDR_RAS_N | VEN | DRAM RASN |
| MDDR_RESET_N | VEN | Reset DRAM pro DDR3. Ignorujte tento signál pro rozhraní LPDDR a DDR2. Označte jej jako nepoužitý pro rozhraní LPDDR a DDR2. |
| MDDR_WE_N | VEN | DRAM WEN |
| MDDR_ADDR[15:0] | VEN | Bity adresy Dram |
| MDDR_BA[2:0] | VEN | Adresa banky Dram |
| MDDR_DM_RDQS ([3:0]/[1:0]/[0]) | DOVNITŘ VEN | Maska dat Dram |
| MDDR_DQS ([3:0]/[1:0]/[0]) | DOVNITŘ VEN | Dram Data Strobe Input/Output – strana P |
| MDDR_DQS_N ([3:0]/[1:0]/[0]) | DOVNITŘ VEN | Dram Data Strobe Input/Output – N strana |
| MDDR_DQ ([31:0]/[15:0]/[7:0]) | DOVNITŘ VEN | Vstup/výstup dat DRAM |
| MDDR_DQS_TMATCH_0_IN | IN | FIFO v signálu |
| MDDR_DQS_TMATCH_0_OUT | VEN | Výstupní signál FIFO |
| MDDR_DQS_TMATCH_1_IN | IN | FIFO vstupní signál (pouze 32bitový) |
| MDDR_DQS_TMATCH_1_OUT | VEN | Výstupní signál FIFO (pouze 32bitový) |
| MDDR_DM_RDQS_ECC | DOVNITŘ VEN | Datová maska ECC Dram |
| MDDR_DQS_ECC | DOVNITŘ VEN | Dram ECC Data Strobe Input/Output – P strana |
| MDDR_DQS_ECC_N | DOVNITŘ VEN | Dram ECC Data Strobe Input/Output – N strana |
| MDDR_DQ_ECC ([3:0]/[1:0]/[0]) | DOVNITŘ VEN | DRAM ECC Data Input/Output |
| MDDR_DQS_TMATCH_ECC_IN | IN | ECC FIFO v signálu |
| MDDR_DQS_TMATCH_ECC_OUT | VEN | Výstupní signál ECC FIFO (pouze 32bitový) |
Poznámka: Šířka portů se u některých portů mění v závislosti na výběru šířky PHY. K označení takových portů se používá zápis „[a:0]/ [b:0]/[c:0]“, kde „[a:0]“ odkazuje na šířku portu, když je zvolena 32bitová šířka PHY. , „[b:0]“ odpovídá 16bitové šířce PHY a „[c:0]“ odpovídá 8bitové šířce PHY.
Rozhraní sběrnice Fabric Master AXI
Tabulka 3-2 • Rozhraní sběrnice Fabric Master AXI
| Název portu | Směr | Popis |
| DDR_AXI_S_AWREADY | VEN | Napište adresu připravenou |
| DDR_AXI_S_WREADY | VEN | Napište adresu připravenou |
| DDR_AXI_S_BID[3:0] | VEN | ID odpovědi |
| DDR_AXI_S_BRESP[1:0] | VEN | Napište odpověď |
| DDR_AXI_S_BVALID | VEN | Napište odpověď platná |
| DDR_AXI_S_ARREADY | VEN | Čtení adresy připraveno |
| DDR_AXI_S_RID[3:0] | VEN | Přečtěte si ID Tag |
| DDR_AXI_S_RRESP[1:0] | VEN | Přečtěte si odpověď |
| DDR_AXI_S_RDATA[63:0] | VEN | Číst data |
| DDR_AXI_S_RLAST | VEN | Read Last Tento signál označuje poslední přenos v sérii čtení |
| DDR_AXI_S_RVALID | VEN | Čtená adresa platná |
| DDR_AXI_S_AWID[3:0] | IN | Napište ID adresy |
| DDR_AXI_S_AWADDR[31:0] | IN | Napište adresu |
| DDR_AXI_S_AWLEN[3:0] | IN | Délka prasknutí |
| DDR_AXI_S_AWSIZE[1:0] | IN | Velikost prasknutí |
| DDR_AXI_S_AWBURST[1:0] | IN | Typ burst |
| DDR_AXI_S_AWLOCK[1:0] | IN | Typ zámku Tento signál poskytuje další informace o atomových charakteristikách převodu |
| DDR_AXI_S_AWVALID | IN | Napište platnou adresu |
| DDR_AXI_S_WID[3:0] | IN | Zapsat ID dat tag |
| DDR_AXI_S_WDATA[63:0] | IN | Zápis dat |
| DDR_AXI_S_WSTRB[7:0] | IN | Napište stroboskopy |
| DDR_AXI_S_WLAST | IN | Pište jako poslední |
| DDR_AXI_S_WVALID | IN | Zápis platný |
| DDR_AXI_S_BREADY | IN | Napište připraveno |
| DDR_AXI_S_ARID[3:0] | IN | Číst ID adresy |
| DDR_AXI_S_ARADDR[31:0] | IN | Přečtěte si adresu |
| DDR_AXI_S_ARLEN[3:0] | IN | Délka prasknutí |
| DDR_AXI_S_ARSIZE[1:0] | IN | Velikost prasknutí |
| DDR_AXI_S_ARBURST[1:0] | IN | Typ burst |
| DDR_AXI_S_ARLOCK[1:0] | IN | Typ zámku |
| DDR_AXI_S_ARVALID | IN | Čtená adresa platná |
| DDR_AXI_S_RREADY | IN | Čtení adresy připraveno |
Tabulka 3-2 • Rozhraní sběrnice Fabric Master AXI (pokračování)
| Název portu | Směr | Popis |
| DDR_AXI_S_CORE_RESET_N | IN | Globální reset MDDR |
| DDR_AXI_S_RMW | IN | Označuje, zda všechny bajty 64bitové dráhy jsou platné pro všechny doby přenosu AXI. 0: Označuje, že všechny bajty ve všech taktech jsou platné v burstu a ovladač by měl standardně zapisovat příkazy 1: Označuje, že některé bajty jsou neplatné a řadič by měl standardně používat příkazy RMW Toto je klasifikováno jako signál postranního pásma kanálu zápisu adresy AXI a je platné se signálem AWVALID. Používá se pouze v případě, že je povoleno ECC. |
Sběrnicové rozhraní Fabric Master AHB0
Tabulka 3-3 • Rozhraní sběrnice Fabric Master AHB0
| Název portu | Směr | Popis |
| DDR_AHB0_SHREADYOUT | VEN | AHBL slave připraveno – Když vysoká hodnota pro zápis znamená, že MDDR je připravena přijímat data, a když vysoká hodnota pro čtení znamená, že data jsou platná |
| DDR_AHB0_SHRESP | VEN | Stav odezvy AHBL – Když je na konci transakce vysoká hodnota, znamená to, že transakce byla dokončena s chybami. Když je na konci transakce snížena hodnota, znamená to, že transakce byla úspěšně dokončena. |
| DDR_AHB0_SHRDATA[31:0] | VEN | AHBL read data – Načte data z MDDR slave do hlavního zařízení |
| DDR_AHB0_SHSEL | IN | Výběr AHBL slave – Když je potvrzeno, MDDR je aktuálně vybraný AHBL slave na látkové sběrnici AHB |
| DDR_AHB0_SHADDR[31:0] | IN | AHBL adresa – byte adresa na rozhraní AHBL |
| DDR_AHB0_SHBURST[2:0] | IN | Délka prasknutí AHBL |
| DDR_AHB0_SHSIZE[1:0] | IN | Velikost přenosu AHBL – Označuje velikost aktuálního přenosu (pouze transakce 8/16/32 bajtů) |
| DDR_AHB0_SHTRANS[1:0] | IN | Typ převodu AHBL – Označuje typ převodu aktuální transakce |
| DDR_AHB0_SHMASTLOCK | IN | Zámek AHBL – Po potvrzení je aktuální převod součástí uzamčené transakce |
| DDR_AHB0_SHWRITE | IN | Zápis AHBL – Když je vysoká hodnota, znamená to, že aktuální transakce je zápis. Když je nízká, znamená to, že aktuální transakce je čtení |
| DDR_AHB0_S_HREADY | IN | AHBL ready – Když je vysoká, znamená to, že MDDR je připravena přijmout novou transakci |
| DDR_AHB0_S_HWDATA[31:0] | IN | Zápis dat AHBL – Zápis dat z hlavní tkaniny do MDDR |
Sběrnicové rozhraní Fabric Master AHB1
Tabulka 3-4 • Rozhraní sběrnice Fabric Master AHB1
| Název portu | Směr | Popis |
| DDR_AHB1_SHREADYOUT | VEN | AHBL slave připraveno – Když vysoká hodnota pro zápis znamená, že MDDR je připravena přijímat data, a když vysoká hodnota pro čtení znamená, že data jsou platná |
| DDR_AHB1_SHRESP | VEN | Stav odezvy AHBL – Když je na konci transakce vysoká hodnota, znamená to, že transakce byla dokončena s chybami. Když je na konci transakce snížena hodnota, znamená to, že transakce byla úspěšně dokončena. |
| DDR_AHB1_SHRDATA[31:0] | VEN | AHBL read data – Načte data z MDDR slave do hlavního zařízení |
| DDR_AHB1_SHSEL | IN | Výběr AHBL slave – Když je potvrzeno, MDDR je aktuálně vybraný AHBL slave na látkové sběrnici AHB |
| DDR_AHB1_SHADDR[31:0] | IN | AHBL adresa – byte adresa na rozhraní AHBL |
| DDR_AHB1_SHBURST[2:0] | IN | Délka prasknutí AHBL |
| DDR_AHB1_SHSIZE[1:0] | IN | Velikost přenosu AHBL – Označuje velikost aktuálního přenosu (pouze transakce 8/16/32 bajtů) |
| DDR_AHB1_SHTRANS[1:0] | IN | Typ převodu AHBL – Označuje typ převodu aktuální transakce |
| DDR_AHB1_SHMASTLOCK | IN | Zámek AHBL – Po potvrzení je aktuální převod součástí uzamčené transakce |
| DDR_AHB1_SHWRITE | IN | Zápis AHBL – Když je vysoká hodnota, znamená to, že aktuální transakce je zápis. Když je nízká, znamená to, že aktuální transakce je čtení. |
| DDR_AHB1_SHREADY | IN | AHBL ready – Když je vysoká, znamená to, že MDDR je připravena přijmout novou transakci |
| DDR_AHB1_SHWDATA[31:0] | IN | Zápis dat AHBL – Zápis dat z hlavní tkaniny do MDDR |
Soft Memory Controller Mode AXI Bus Interface
Tabulka 3-5 • Rozhraní AXI sběrnice režimu Soft Memory Controller
| Název portu | Směr | Popis |
| SMC_AXI_M_WLAST | VEN | Pište jako poslední |
| SMC_AXI_M_WVALID | VEN | Zápis platný |
| SMC_AXI_M_AWLEN[3:0] | VEN | Délka prasknutí |
| SMC_AXI_M_AWBURST[1:0] | VEN | Typ burst |
| SMC_AXI_M_BREADY | VEN | Odpověď připravena |
| SMC_AXI_M_AWVALID | VEN | Napište adresu Platná |
| SMC_AXI_M_AWID[3:0] | VEN | Napište ID adresy |
| SMC_AXI_M_WDATA[63:0] | VEN | Zápis dat |
| SMC_AXI_M_ARVALID | VEN | Čtená adresa platná |
| SMC_AXI_M_WID[3:0] | VEN | Zapsat ID dat tag |
| SMC_AXI_M_WSTRB[7:0] | VEN | Napište stroboskopy |
| SMC_AXI_M_ARID[3:0] | VEN | Číst ID adresy |
| SMC_AXI_M_ARADDR[31:0] | VEN | Přečtěte si adresu |
| SMC_AXI_M_ARLEN[3:0] | VEN | Délka prasknutí |
| SMC_AXI_M_ARSIZE[1:0] | VEN | Velikost prasknutí |
| SMC_AXI_M_ARBURST[1:0] | VEN | Typ burst |
| SMC_AXI_M_AWADDR[31:0] | VEN | Napište adresu |
| SMC_AXI_M_RREADY | VEN | Čtení adresy připraveno |
| SMC_AXI_M_AWSIZE[1:0] | VEN | Velikost prasknutí |
| SMC_AXI_M_AWLOCK[1:0] | VEN | Typ zámku Tento signál poskytuje další informace o atomových charakteristikách převodu |
| SMC_AXI_M_ARLOCK[1:0] | VEN | Typ zámku |
| SMC_AXI_M_BID[3:0] | IN | ID odpovědi |
| SMC_AXI_M_RID[3:0] | IN | Přečtěte si ID Tag |
| SMC_AXI_M_RRESP[1:0] | IN | Přečtěte si odpověď |
| SMC_AXI_M_BRESP[1:0] | IN | Napište odpověď |
| SMC_AXI_M_AWREADY | IN | Napište adresu připravenou |
| SMC_AXI_M_RDATA[63:0] | IN | Číst data |
| SMC_AXI_M_WREADY | IN | Napište připraveno |
| SMC_AXI_M_BVALID | IN | Napište odpověď platná |
| SMC_AXI_M_ARREADY | IN | Čtení adresy připraveno |
| SMC_AXI_M_RLAST | IN | Read Last Tento signál označuje poslední přenos v sérii čtení |
| SMC_AXI_M_RVALID | IN | Přečtěte si Platné |
Soft Memory Controller Mode AHB0 Bus Interface
Tabulka 3-6 • Soft Memory Controller Mode AHB0 Bus Interface
| Název portu | Směr | Popis |
| SMC_AHB_M_HBURST[1:0] | VEN | Délka prasknutí AHBL |
| SMC_AHB_M_HTRANS[1:0] | VEN | Typ převodu AHBL – Označuje typ převodu aktuální transakce. |
| SMC_AHB_M_HMASTLOCK | VEN | Zámek AHBL – Po potvrzení je aktuální převod součástí uzamčené transakce |
| SMC_AHB_M_HWRITE | VEN | Zápis AHBL — Když je vysoká hodnota, znamená to, že aktuální transakce je zápis. Když je nízká, znamená to, že aktuální transakce je čtení |
| SMC_AHB_M_HSIZE[1:0] | VEN | Velikost přenosu AHBL – Označuje velikost aktuálního přenosu (pouze transakce 8/16/32 bajtů) |
| SMC_AHB_M_HWDATA[31:0] | VEN | Zápis dat AHBL – Zápis dat z masteru MSS do řadiče látkové paměti |
| SMC_AHB_M_HADDR[31:0] | VEN | AHBL adresa – byte adresa na rozhraní AHBL |
| SMC_AHB_M_HRESP | IN | Stav odezvy AHBL – Když je na konci transakce vysoká hodnota, znamená to, že transakce byla dokončena s chybami. Když je na konci transakce snížena hodnota, znamená to, že transakce byla úspěšně dokončena |
| SMC_AHB_M_HRDATA[31:0] | IN | Čtení dat AHBL – Čtení dat z látkového Soft Memory Controlleru do MSS master |
| SMC_AHB_M_HREADY | IN | AHBL ready – High znamená, že sběrnice AHBL je připravena přijmout novou transakci |
Podpora produktu
Microsemi SoC Products Group podporuje své produkty různými podpůrnými službami, včetně zákaznických služeb, zákaznického centra technické podpory, a webmísto, elektronickou poštu a celosvětové prodejní kanceláře. Tento dodatek obsahuje informace o kontaktování Microsemi SoC Products Group a používání těchto služeb podpory.
Služby zákazníkům
Obraťte se na zákaznický servis pro netechnickou podporu produktu, jako je cena produktu, aktualizace produktu, informace o aktualizaci, stav objednávky a autorizace.
Ze Severní Ameriky volejte 800.262.1060
Ze zbytku světa volejte 650.318.4460
Fax odkudkoli na světě, 650.318.8044 XNUMX XNUMX
Centrum zákaznické technické podpory
Microsemi SoC Products Group zaměstnává své centrum zákaznické technické podpory vysoce kvalifikovanými inženýry, kteří vám mohou pomoci zodpovědět vaše hardwarové, softwarové a konstrukční otázky týkající se produktů Microsemi SoC. Centrum zákaznické technické podpory tráví spoustu času vytvářením poznámek k aplikacím, odpovědí na běžné otázky cyklu návrhu, dokumentace známých problémů a různých často kladených otázek. Než nás tedy budete kontaktovat, navštivte naše online zdroje. Je velmi pravděpodobné, že jsme již zodpověděli vaše otázky.
Technická podpora
Pro podporu produktů Microsemi SoC navštivte http://www.microsemi.com/products/fpga-soc/design-support/fpga-soc-support.
Webmísto
Na domovské stránce Microsemi SoC Products Group můžete procházet různé technické i netechnické informace na adrese www.microsemi.com/soc.
Kontaktování střediska technické podpory zákazníků
Středisko technické podpory zaměstnávají vysoce kvalifikovaní inženýři. Centrum technické podpory lze kontaktovat e-mailem nebo prostřednictvím skupiny produktů Microsemi SoC webmísto.
E-mail
Své technické dotazy můžete sdělit na naši e-mailovou adresu a získat odpovědi zpět e-mailem, faxem nebo telefonicky. Také, pokud máte problémy s návrhem, můžete svůj návrh poslat e-mailem files získat pomoc. E-mailový účet neustále monitorujeme po celý den. Když nám zasíláte svůj požadavek, nezapomeňte uvést své celé jméno, název společnosti a své kontaktní údaje pro efektivní zpracování vaší žádosti.
E-mailová adresa technické podpory je soc_tech@microsemi.com.
Moje případy
Zákazníci Microsemi SoC Products Group mohou předkládat a sledovat technické případy online na stránce Moje případy.
Mimo USA
Zákazníci, kteří potřebují pomoc mimo časová pásma USA, mohou kontaktovat technickou podporu prostřednictvím e-mailu (soc_tech@microsemi.com) nebo se obraťte na místní prodejní kancelář.
Navštivte O nás pro seznamy prodejních kanceláří a firemní kontakty.
Seznam prodejních kanceláří naleznete na www.microsemi.com/soc/company/contact/default.aspx.
Technická podpora ITAR
Pro technickou podporu na RH a RT FPGA, které jsou regulovány Mezinárodními předpisy pro obchod se zbraněmi (ITAR), nás kontaktujte prostřednictvím soc_tech_itar@microsemi.com. Případně v rámci My Cases vyberte Yes v rozevíracím seznamu ITAR. Pro úplný seznam ITAR-regulovaných Microsemi FPGA navštivte ITAR web strana.
O Microsemi
Microsemi Corporation (Nasdaq: MSCC) nabízí komplexní portfolio polovodičových a systémových řešení pro komunikační, obranné a bezpečnostní, letecké a průmyslové trhy. Produkty zahrnují vysoce výkonné a radiací zesílené analogové integrované obvody se smíšeným signálem, FPGA, SoC a ASIC; produkty pro řízení spotřeby; časovací a synchronizační zařízení a přesná časová řešení, stanovující světový standard pro čas; zařízení pro zpracování hlasu; RF řešení; diskrétní součásti; Enterprise Storage and Communication řešení, bezpečnostní technologie a škálovatelné anti-tamper produkty; Ethernetová řešení; Integrované obvody Power-over-Ethernet a střední rozpětí; stejně jako možnosti a služby vlastního návrhu. Microsemi má centrálu v Aliso Viejo v Kalifornii a má přibližně 4,800 XNUMX zaměstnanců po celém světě. Více se dozvíte na www.microsemi.com.
Microsemi neposkytuje žádnou záruku, prohlášení ani záruku týkající se informací zde obsažených nebo vhodnosti svých produktů a služeb pro jakýkoli konkrétní účel, ani nepřebírá žádnou odpovědnost vyplývající z aplikace nebo použití jakéhokoli produktu nebo okruhu. Zde prodávané produkty a jakékoli další produkty prodávané společností Microsemi byly podrobeny omezenému testování a neměly by být používány ve spojení s kritickým vybavením nebo aplikacemi. Jakékoli výkonnostní specifikace jsou považovány za spolehlivé, ale nejsou ověřeny, a Kupující musí provést a dokončit veškeré výkonnostní a další testování produktů, a to samostatně a společně s jakýmikoli koncovými produkty nebo v nich instalované. Kupující se nebude spoléhat na žádná data a výkonové specifikace nebo parametry poskytnuté společností Microsemi. Je odpovědností kupujícího nezávisle určit vhodnost jakýchkoli produktů a testovat a ověřit je. Informace poskytované společností Microsemi níže jsou poskytovány „tak, jak jsou, kde jsou“ a se všemi chybami a veškerá rizika spojená s těmito informacemi nese výhradně Kupující. Microsemi neuděluje, explicitně ani implicitně, žádné straně žádná patentová práva, licence nebo jakákoli jiná práva duševního vlastnictví, ať už se jedná o takové informace samotné nebo cokoli popsaného v těchto informacích. Informace uvedené v tomto dokumentu jsou majetkem společnosti Microsemi a společnost Microsemi si vyhrazuje právo kdykoli bez upozornění provést jakékoli změny informací v tomto dokumentu nebo jakýchkoli produktů a služeb.
Sídlo společnosti Microsemi
Jedna Enterprise, Aliso Viejo,
CA 92656 USA
V rámci USA: +1 800-713-4113
Mimo USA: +1 949-380-6100
Prodej: +1 949-380-6136
Fax: +1 949-215-4996
E-mail: sales.support@microsemi.com
©2016 Microsemi Corporation. Všechna práva vyhrazena. Microsemi a logo Microsemi jsou ochranné známky společnosti Microsemi Corporation. Všechny ostatní ochranné známky a servisní známky jsou majetkem příslušných vlastníků.
5-02-00377-5/11.16
Dokumenty / zdroje
 |
Konfigurace řadiče Microsemi SmartFusion2 MSS DDR [pdfUživatelská příručka SmartFusion2 MSS Konfigurace řadiče DDR, SmartFusion2 MSS, Konfigurace řadiče DDR, Konfigurace řadiče |
