Obsah skrýt

2.2 Návod k použití produktu

2.2.1 FFT na místě

2.2.2 Streamování FFT

2.3 FAQ

2.3.1 Otázka: Jaké velikosti transformace jsou podporovány?

2.3.2 Otázka: Jaký je formát vstupních dat?

2.3.3 Otázka: Podporuje CoreFFT dopředné a inverzní operace FFT?

2.3.4 Dokumenty / zdroje

2.3.4.1 Reference

2.3.5 Související příspěvky

v8.0 CoreFFT Fourierova transformace

CoreFFT v8.0

Specifikace

Transformační velikosti, body: 32, 64, 128, 256, 512, 1024, 2048,
4096, 8192 a 16384.

FFT na místě: Dopředná a inverzní FFT
Streamování FFT: Dopředná a inverzní FFT
Bitová šířka vstupních dat: Dvojkový doplněk
Bitová šířka faktoru Twiddle: Přirozený výstup sample objednat
Formát vstupních/výstupních dat: Podmíněný blok s plovoucí desetinnou čárkou
škálování
Předdefinovaný plán škálování nebo žádné škálování
Volitelné konfigurace minimální nebo vyrovnávací paměti
Vestavěná twiddle vyhledávací tabulka založená na blocích RAM (LUT)
Podpora pro osvěžující twiddle LUT
Signály handshake pro usnadnění snadného rozhraní pro uživatele
obvody
Streamovací rozhraní AXI4: Ne
Konfigurace dopředné/inverzní transformace za běhu: Ano

Návod k použití produktu

FFT na místě

Implementace FFT na místě podporuje Radix-2
transformace decimace v čase. Chcete-li použít FFT na místě, postupujte takto
kroky:

Inicializujte vstupní sekvenci X(0), X(1),…, X(N-1).
Nakonfigurujte velikost a bod transformace.
Podle potřeby proveďte dopřednou nebo inverzní operaci FFT.
Získejte transformovaná data z výstupní sekvence.

Streamování FFT

Implementace Streaming FFT podporuje Radix-22
decimační frekvenční transformace. Chcete-li použít FFT streamování, postupujte takto
tyto kroky:

Inicializujte vstupní sekvenci X(0), X(1),…, X(N-1).
Nakonfigurujte velikost a bod transformace.
Podle potřeby proveďte dopřednou nebo inverzní operaci FFT.
Získejte transformovaná data z výstupní sekvence.

FAQ

Otázka: Jaké velikosti transformace jsou podporovány?

Odpověď: CoreFFT podporuje transformační velikosti 32, 64, 128, 256,
512, 1024, 2048, 4096, 8192 a 16384.

Otázka: Jaký je formát vstupních dat?

A: Formát vstupních dat je dvojí doplněk.

Otázka: Podporuje CoreFFT dopřednou a inverzní FFT?
operacích?

Odpověď: Ano, CoreFFT podporuje dopřednou i inverzní FFT
operace.

View Fullscreen

CoreFFT v8.0
Uživatelská příručka CoreFFT
Zavedení
Jádro rychlé Fourierovy transformace (FFT) implementuje účinný Cooley-Turkey algoritmus pro výpočet diskrétní Fourierovy transformace. CoreFFT se používá v široké řadě aplikací, jako je digitální komunikace, audio, měření, řízení a biomedicína. CoreFFT poskytuje vysoce parametrizovatelné, plošně efektivní a vysoce výkonné FFT založené na MACC. Jádro je k dispozici jako kód RTL (Register Transfer Level) transformace v jazycích Verilog a VHDL. Rovnice 1. N-bod vpřed FFT (N je mocnina 2) posloupnosti x(0), x(1),…, x(N-1), kde k = 0, 1… N-1
Rovnice 2. N-bodová inverzní FFT (N je mocnina 2) posloupnosti X(0), X(1),…, X(N-1), kde n = 0, 1… N-1
Důležité: Při provádění inverzní FFT jádro nepoužívá dělení N EQ 2 (protože dělení mocninou dvou je triviální).
Následující obrázek znázorňuje systém založený na FFT, který se skládá ze zdroje dat, modulu FFT a jímky dat, která je příjemcem transformovaných dat. Obrázek 1. Systém založený na FFT Přample

Vlastnosti
CoreFFT podporuje implementace FFT transformace Radix-2 decimation-in-time na místě a Radix-22 decimation-in-frequency streaming. Následující tabulka uvádí klíčové funkce pro každou implementaci.

Uživatelská příručka

DS50003348C-strana 1

CoreFFT v8.0

Tabulka 1. Podpora klíčových funkcí

Funkce Transformace velikostí, bodů

Na místě

Streamování

32, 64, 128, 256, 512, 1024, 2048, 16, 32, 64, 128, 256, 512, 1024,

4096, 8192 a 16384.

2048 a 4096

Poznámka: 16384-pt FFT je podporován na RTG4TM, PolarFire®,

a pouze díly SoC PolarFire.

Dopředná a inverzní FFT

Ano

Bitová šířka vstupních dat

Šířka bitu Twiddle faktor

Formát vstupních/výstupních dat

Dvojka se doplňuje

Přirozený výstup sample objednat

Ano

Podmíněný blok s plovoucí desetinnou čárkou

Ano

škálování

Předdefinovaný plán škálování nebo ne Žádné škálování

Volitelná konfigurace s minimální nebo vyrovnávací pamětí Ano

Vestavěný twiddle založený na bloku RAM Ano Look-up Table (LUT)

Podpora pro osvěžující twiddle LUT Ano

Signály handshake pro usnadnění snadného rozhraní Ano k uživatelským obvodům

Streamovací rozhraní AXI4

Žádný

Dopředná/inverzní transformace za běhu Žádná konfigurace

Ano 8 32 Dvojitý doplněk Volitelné Ne
Ano
Žádný
Ano
Ne Ano
Ano Ano

Podporované rodiny
CoreFFT podporuje následující rodiny FPGA. · PolarFire® · PolarFire SoC · SmartFusion® 2 · IGLOO® 2 · RTG4TM
Využití a výkon zařízení
CoreFFT byl implementován v zařízení SmartFusion2 M2S050 s rychlostí -1 a PolarFire MPF300 s rychlostí -1. Shrnutí implementačních dat je uvedeno v 6. Příloze A: Využití a výkon zařízení FFT na místě a 7. Příloha B: Využití a výkon zařízení FFT pro streamování.

Uživatelská příručka

DS50003348C-strana 2

CoreFFT v8.0
Obsah
Úvod………………………………………………………………………………………………………………………………… ..1 Vlastnosti……………………………………………………………………………………………………………………………………… …….. 1 podporované rodiny……………………………………………………………………………………………………………………………… 2 Využití a výkon zařízení……………………………………………………………………………………………….. 2
1. Popis funkce…………………………………………………………………………………………………………………………..4 1.1. Možnosti architektury………………………………………………………………………………………………………………………4 1.2. FFT na místě……………………………………………………………………………………………………………………………………… 4 1.3. Paměťové vyrovnávací paměti na místě………………………………………………………………………………………………………..5 1.4. Streamování FFT……………………………………………………………………………………………………………………….. 7
2. Rozhraní………………………………………………………………………………………………………………………………………… … 12 2.1. FFT na místě……………………………………………………………………………………………………………………………….12 2.2. Streamování FFT……………………………………………………………………………………………………………………… 14
3. Časové diagramy……………………………………………………………………………………………………………………………….. 20 3.1. FFT na místě……………………………………………………………………………………………………………………….20 3.2. Streamování FFT……………………………………………………………………………………………………………………… 21
4. Tok nástrojů……………………………………………………………………………………………………………………………………… ….. 23 4.1. Licence……………………………………………………………………………………………………………………………………… 23 4.2. Konfigurace CoreFFT v SmartDesign…………………………………………………………………………………. 23 4.3. Simulační toky……………………………………………………………………………………………………………………… 24 4.4. Omezení návrhu……………………………………………………………………………………………………………… 25 4.5. Syntéza v Libero SoC………………………………………………………………………………………………. 25 4.6. Místo a cesta v Liberu SoC………………………………………………………………………………………………..25
5. Integrace systému……………………………………………………………………………………………………………………….. 26 5.1 . FFT na místě……………………………………………………………………………………………………………………………….26 5.2. Streamování FFT……………………………………………………………………………………………………………………… 26
6. Dodatek A: Využití a výkon FFT zařízení na místě…………………………………………………………………28
7. Příloha B: Využití a výkon zařízení FFT pro streamování…………………………………………………………30
8. Historie revizí……………………………………………………………………………………………………………………………………… 32
Podpora mikročipu FPGA……………………………………………………………………………………………………………………………… 34
Informace o mikročipu……………………………………………………………………………………………………………………………….. 34 Mikročip Webweb………………………………………………………………………………………………………………………..34 Služba upozornění na změnu produktu…… …………………………………………………………………………………. 34 Zákaznická podpora……………………………………………………………………………………………………………………………… 34 Kód zařízení Microchip Ochranná funkce…………………………………………………………………………………..34 Právní upozornění………………………………………… ………………………………………………………………………………………………… 35 Ochranné známky……………………………………………… …………………………………………………………………………………. 35 Systém managementu jakosti………………………………………………………………………………………………………. 36 Celosvětový prodej a servis……………………………………………………………………………………………………………….37

Uživatelská příručka

DS50003348C-strana 3

CoreFFT v8.0
Popis funkce
1. Popis funkce
Tato část popisuje funkční popis CoreFFT.
1.1 Možnosti architektury
V závislosti na konfiguraci uživatele CoreFFT generuje jednu z následujících implementací transformace: · In-place FFT · Streaming FFT
1.2 FFT na místě
Volba architektury načte rámec N komplexních datampsoubory ve své paměti RAM a zpracovává je sekvenčně pomocí jediného procesoru Radix-2. Ukládá výsledky každého stage v místní paměti RAM. FFT na místě vyžaduje méně zdrojů čipu než streamovaná FFT, ale doba transformace je delší. Následující obrázek ukazuje funkční schéma in-ilace transformace. Obrázek 1-1. Funkční blokový diagram Radix-2 FFT na místě (minimální konfigurace)

Vstupní a výstupní data jsou reprezentována jako 2 * WIDTH-bitová slova složená ze skutečných a imaginárních částí. Obě části jsou dvěmi doplňkovými počty bitů WIDTH. Modul zpracovává rámce (shluky) dat o velikosti rámce N komplexních slov. Snímek, který má být zpracován, je načten do místní paměti. Paměť obsahuje dva identické bloky RAM, každý je schopen uložit N/2 komplexních slov. Paměť na místě podporuje dvojnásobnou šířku pásma. Dokáže číst a psát dvě složitá slova současně. Jakmile N komplexních dat sampsoubory se načtou do paměti, výpočet FFT se spustí automaticky a pro výpočty se použije místní paměť.
Výpočetní proces FFT na místě probíhá v sekvenci stages s počtem stages rovno log2N. Při každé stagV rámci FFT zpracování dat čte Radix-2 butterfly všechna data uložená v paměti na místě, dvě komplexní slova najednou. Přepínač čtení spolu s generátorem adresy pro čtení (není zobrazen na obrázku 1-1) pomáhá motýlovi získat uložená data v pořadí požadovaném algoritmem FFT. Kromě dat získává motýl twiddle faktory (sinusové/kosinové koeficienty) z twiddle LUT. Motýl zapisuje mezivýsledky do místní paměti pomocí přepínače zápisu.

Uživatelská příručka

DS50003348C-strana 4

CoreFFT v8.0
Popis funkce
Po posledním výpočetním stage, paměť na místě ukládá plně transformovaná data. Modul vysílá N-slovný transformovaný datový rámec, jedno slovo po druhém, za předpokladu, že je aktivní signál READ_OUTP. CoreFFT vypočítává twiddle faktory vyžadované FFT algoritmem a zapisuje je do twiddle LUT. K tomu dochází automaticky při zapnutí, když je aktivován asynchronní globální reset NGRST.

1.3
1.3.1

Paměťové vyrovnávací paměti na místě
Tato část popisuje vyrovnávací paměti na místě CoreFFT.
Minimální konfigurace Minimální konfigurace, jak je znázorněna na obrázku 1-1, je dostatečná k provedení FFT, protože má na místě RAM požadovanou algoritmem FFT. Ale minimální konfigurace nevyužívá procesor po celou dobu. Naopak, když jsou data načtena do místní paměti nebo jsou načtena transformovaná data, motýl zůstane nečinný. Následující obrázek ukazuje časovou osu cyklu FFT. Cyklus se skládá z následujících tří fází:
· Stažení nového vstupního datového rámce do vnitřní paměti RAM · Provedení skutečné transformace · Nahrání výsledku transformace pro uvolnění paměti RAM
Obrázek 1-2. Minimální konfigurace Cyklus FFT na místě

1.3.2

V minimální konfiguraci běží motýlek pouze ve fázi výpočtu. Když to rychlost shluků dat dovolí, minimální konfigurace poskytuje nejlepší využití zdrojů zařízení. Zejména šetří značné množství bloků RAM.
Konfigurace s vyrovnávací pamětí Aby se zlepšilo využití motýlků a následně se snížila průměrná doba transformace, lze použít další vyrovnávací paměti. Následující obrázek ukazuje blokové schéma FFT s vyrovnávací pamětí.
Obrázek 1-3. Blokový diagram FFT s vyrovnávací pamětí

Volba s vyrovnávací pamětí má dvě identické paměťové banky na místě implementující vyrovnávací paměť pro ping-pong a jednu výstupní vyrovnávací paměť. Každá banka je schopna uložit N složitých slov a číst dvě složitá slova najednou. Stavový stroj jádra řídí přepínání ping-pongu, takže zdroj dat vidí pouze vyrovnávací paměť, která je připravena přijmout nová data. Vyrovnávací paměť, která nepřijímá nová data, je použita jako místní paměť RAM modulem FFT.

Uživatelská příručka

DS50003348C-strana 5

CoreFFT v8.0
Popis funkce
Architektura vyrovnávací paměti ping-pongu zvyšuje účinnost FFT motoru. Zatímco jedna ze dvou vstupních bank je zapojena do aktuálního výpočtu FFT, druhá je dostupná pro stahování dalšího vstupního datového rámce. Výsledkem je, že stroj FFT nečinně nečeká, až čerstvá data zaplní vstupní vyrovnávací paměť. Z pohledu zdroje dat může jádro přijímat shluk dat kdekoli během období výpočtu FFT. Když stroj dokončí zpracování aktuálního datového rámce a vstupní banka vyrovnávací paměti byla naplněna jiným datovým rámcem, stavový stroj vymění ping-pongové banky a načítání dat a výpočet pokračuje na alternativních paměťových bankách.
Poslední stage výpočtu FFT používá schéma mimo místo. Stroj FFT čte mezilehlá data z místní paměti, ale konečný výsledek zapisuje do vyrovnávací paměti výstupních dat. Konečné výsledky zůstávají ve výstupní vyrovnávací paměti, dokud je FFT engine nenahradí výsledky dalšího datového rámce. Z pohledu příjemce dat jsou výstupní data dostupná ke čtení kdykoli, kromě posledních FFT stage.
Cyklus FFT konfigurace s vyrovnávací pamětí je znázorněn na následujícím obrázku.
Obrázek 1-4. Cykly FFT konfigurace s vyrovnávací pamětí

1.3.3

Úvahy o konečné délce slova Při každé stage na místě algoritmu FFT, motýl trvá dvě sampz paměti na místě a vrátí dvě zpracovaná sampsouborů do stejných paměťových míst. Výpočet motýla zahrnuje složité násobení, sčítání a odčítání. Vracející se samples může mít větší šířku dat než sampz paměti. Je třeba přijmout preventivní opatření, aby nedocházelo k přetečení dat.
Aby se zabránilo riziku přetečení, jádro využívá jednu z následujících tří metod:
· Měřítko vstupních dat · Bezpodmínečné škálování bloku s plovoucí desetinnou čárkou · Podmíněné škálování bloku s plovoucí desetinnou čárkou
Škálování vstupních dat: Škálování vstupních dat vyžaduje předběžnou úpravu vstupních datampsoubory s dostatkem extra znaménkových bitů, nazývaných strážní bity. Počet ochranných bitů nezbytných pro kompenzaci maximálního možného růstu bitů pro N-bodovou FFT je log2N + 1. Např.ample, každý vstup sample 256bodové FFT musí obsahovat devět ochranných bitů. Taková technika značně snižuje efektivní bitové rozlišení FFT.
Nepodmíněné škálování s plovoucí desetinnou čárkou: Druhým způsobem, jak kompenzovat nárůst bitů FFT, je zmenšit data o faktor dva každou sekundu.tagE. V důsledku toho jsou konečné výsledky FFT zmenšeny faktorem 1/N. Tento přístup se nazývá nepodmíněné škálování s plovoucí desetinnou čárkou.
Vstupní data je třeba zmenšit faktorem dva, aby se zabránilo přetečení během prvních stagE. Aby se zabránilo přetečení v po sobě jdoucích stages, jádro zmenší výsledky každého předchozího stage o faktor dva posunutím celého bloku dat (všechny výsledky aktuálního stage) jeden bit vpravo. Celkový počet bitů, která data ztratí v důsledku bitového posunu ve výpočtu FFT, je log2N.
Nepodmíněný blok s plovoucí desetinnou čárkou má za následek stejný počet ztracených bitů jako při škálování vstupních dat. Poskytuje však přesnější výsledky, protože motor FFT začíná s přesnějšími vstupními daty.
Podmíněné škálování s plovoucí desetinnou čárkou: V podmíněném bločku s plovoucí desetinnou čárkou jsou data posunuta pouze v případě, že skutečně dojde k růstu bitů. Pokud jeden nebo více motýlích výstupů naroste, celý blok dat se posune doprava. Monitor podmíněného bloku s plovoucí desetinnou čárkou kontroluje růst každého motýlího výstupu. Pokud je řazení nutné, je

Uživatelská příručka

DS50003348C-strana 6

CoreFFT v8.0
Popis funkce
provedeno po celé stage je kompletní, na vstupu dalšího stage motýl. Tato technika poskytuje nejmenší množství zkreslení (kvantizační šum) způsobené konečnou délkou slova.
V režimu podmíněného bloku s plovoucí desetinnou čárkou může jádro volitelně vypočítat skutečný faktor měřítka. Stane se tak, pokud je parametr SCALE_EXP_ON nastaven na 1. Potom se na portu SCALE_EXP objeví vypočítaný skutečný faktor. Faktor představuje počet posunů doprava, které motor FFT použil na výsledky. Napřample, hodnota SCALE_EXP 4 (100) znamená, že výsledky FFT byly posunuty doprava (zmenšeny) o 4 bity; tj. děleno 2SCALE_EXP = 16. Signál doprovází výsledky FFT a je platný, dokud je potvrzeno OUTP_READY. Aby bylo možné zmenšit skutečné výsledky CoreFFT, to znamená, aby byly srovnatelné s transformovanými přihrádkami s plovoucí desetinnou čárkou, každý výstup FFT sample je třeba vynásobit 2SCALE_EXP:
· Výsledek FFT (skutečný) = DATAO_RE*2SCALE_EXP · Výsledek FFT (imaginární) = DATAO_IM*2SCALE_EXP
Důležité: Kalkulátor měřítka exponentů lze aktivovat pouze v režimu podmíněného bloku s plovoucí desetinnou čárkou.

1.3.4

CoreFFT je ve výchozím nastavení nakonfigurováno tak, aby aplikovalo škálování podmíněného bloku s plovoucí desetinnou čárkou. V režimu podmíněného bloku s plovoucí desetinnou čárkou jsou vstupní data zkontrolována a v případě potřeby snížena o faktor dva, před prvním stage.
Doba transformace Výpočet FFT trvá (N/2 + L) x log2N + 2 hodinové cykly, kde L je parametr specifický pro implementaci představující agregovanou latenci paměťové banky, přepínačů a motýlka. L nezávisí na velikosti transformace N. Závisí pouze na rozlišení bitů FFT. L se rovná 10 při bitovém rozlišení 8 až 18 a L se rovná 16 při bitovém rozlišení 19 až 32. Např.ample,
· Pro 256bodový 16bitový FFT
Čas výpočtu = (256/2 + 10) x log2256 + 2 = 1106 hodinových period.
· Pro 4096bodový 24bitový FFT
Čas výpočtu = (4096/2 + 16) x log24096 + 2 = 24770 hodinových period.

1.3.5

Implementace paměti Jádro používá bloky pevné RAM k implementaci paměti na místě, dalších vyrovnávacích pamětí a twiddle LUT. FPGA nesou dva typy pevných RAM: velké SRAM (LSRAM) a mikro-RAM. Implementaci paměti lze řídit nastavením parametru URAM_MAXDEPTH. CoreFFT používá mikro-RAM, pokud požadovaná hloubka nepřekračuje hodnotu parametru. Napřample, parametr URAM_MAXDEPTH nastavený na 64, využívá mikro-RAM v libovolné velikosti FFT až do 128 bodů, protože požadovaná hloubka je POINTS/2. Nastavením hodnoty parametru na 0 zabráníte jádru v používání mikro-RAM, takže je lze použít jinde.
Parametr URAM_MAXDEPTH je přístupný přes základní uživatelské rozhraní.

1.4 Streamování FFT
Streaming FFT podporuje nepřetržité komplexní zpracování dat, jedno komplexní vstupní dataample za hodinové období. Streamovací architektura má tolik procesorů Radix-22, RAM bloků a LUT, kolik je potřeba pro podporu transformace streamovaných dat. Následující obrázek ukazuje funkční schéma 256bodové streamingové transformace.

Uživatelská příručka

DS50003348C-strana 7

Obrázek 1-5. Streamování Radix-22 256-pt FFT funkční blokové schéma

CoreFFT v8.0
Popis funkce

Vstupní a výstupní data jsou reprezentována jako (2 x DATA_BITS)-bitová slova složená z reálných a imaginárních částí. Obě části jsou dvě doplňková čísla bitů DATA_BITS. Modul zpracovává rámce dat s velikostí rámce rovnou transformační velikosti N komplexních slov. Rámec, který má být zpracován, přichází na vstup x(n) jako sekvence komplexních datových slov, jedno (2 x DATA_BITS) bitové slovo na hodinový interval. Další rámec může začít bezprostředně po posledním datovém slovu aktuálního rámce nebo kdykoli později.
Následující obrázek ukazuje example snímku i+1 bezprostředně po snímku i a snímku i+2 po libovolné mezeře. Vstupní data sampsoubory v rámci musí přijít v každém hodinovém intervalu, takže snímek trvá přesně N hodinových intervalů. S algoritmem streamování je spojena značná latence. Výstupní datové rámce se objevují ve stejném pořadí, taktovací frekvenci a se stejnými mezerami (pokud existují) mezi výstupními snímky jako mezi vstupními snímky.
Obrázek 1-6. Streamování FFT vstupních datových rámců

1.4.1

Počet FFT motýlů se rovná log2(N), tedy každé stage zpracováván samostatným motýlem. V důsledku toho všechny stages jsou zpracovávány paralelně.
CoreFFT vypočítává faktory twiddle vyžadované algoritmem FFT. Při zapnutí jádro automaticky nahraje twiddle faktory do RAM na čipu, které se stanou twiddle LUT. K tomu není vyžadována akce uživatele. Po dokončení nahrávání jádro aktivuje signál RFS, čímž dá zdroji dat vědět, že jádro je připraveno zahájit zpracování FFT. Obsah LUT lze kdykoli obnovit vydáním signálu o šířce jedné hodiny, REFRESH.
Latence streamování FFT Latence streamování FFT je primárně definována velikostí transformace, N. Implementace sčítá řadu zpoždění kanálu, která závisí na velikosti FFT a bitové šířce datové cesty. Jinými slovy, výsledky FFT jsou zpožděny ohledně vstupních dat o ne méně než N datových intervalů pro bitově obrácené výstupy. Objednaná výstupní latence je asi dvakrát větší.
Implementace paměti streamování FFT Podobně jako u architektury na místě využívá streaming FFT bloky pevné RAM k implementaci požadovaných pamětí, LUT a zpožďovacích linek. Implementaci paměti lze řídit nastavením parametru URAM_MAXDEPTH. CoreFFT používá mikro RAM, pokud hloubka paměti nepřesahuje hodnotu parametru. Napřample, parametr URAM_MAXDEPTH, nastavený na 128, využívá mikro-RAM k vytvoření pamětí hloubky 128 a méně. Nastavením hodnoty parametru na 0 zabráníte jádru, aby vůbec využívalo mikro RAM, takže je lze použít jinde.

Uživatelská příručka

DS50003348C-strana 8

CoreFFT v8.0
Popis funkce

1.4.3

Streamování FFT výstupních datových slov Pořadí Výstupní výsledky získané z Radix-2 a Radix-22 FFT algoritmů jsou v bitově obráceném pořadí.
Implementace na místě však interně provádí sample objednávání. Proto jádro dává výsledky v přirozeném pořadí. Streaming FFT podporuje bitově obrácené i přirozené výstupní pořadí. Možnost obráceného bitu využívá méně zdrojů čipu a poskytuje menší latenci.

1.4.4

Úvahy o konečné délce slova Tato část popisuje úvahy o konečné délce slova v CoreFFT.

Režimy plánování bez měřítka a měřítka
Výpočet motýla zahrnuje sčítání a odčítání. Tyto operace mohou způsobit nárůst šířky motýlích dat od vstupu k výstupu. Každý motýl, BF2I nebo BF2II (viz obrázek 1-5), může do datové šířky vnést extra bit. Násobení navíc může k výsledku přidat jeden bit. Celkový potenciální růst bitů = log2(N)+1 bitů. Je třeba přijmout preventivní opatření, aby nedocházelo k přetečení dat.

Aby se zabránilo nebo snížilo riziko přetečení, jádro využívá jednu ze dvou technik:
· Neškálovaný režim vytváří datovou cestu dostatečně širokou, aby vyhovovala nárůstu bitů. Šířka datové cesty roste od stage až stage, aby se plně přizpůsobil růstu bitů algoritmu, takže nikdy nedojde k přetečení dat. Skutečná nebo imaginární výstupní bitová šířka je log2(N)+1 bit širší než vstupní. Konstrukce je zcela bezpečná z místa přetečení view.
· Technika konfigurovatelného plánu měřítka poskytuje uživateli kontrolu nad zmenšením (zkrácením) každého mezivýsledku, který může způsobit přetečení. Výstupní bitová šířka se rovná vstupní bitové šířce. Technika je bezpečná proti přetečení pouze tehdy, když plán škálování odpovídá skutečnému růstu bitu, čehož není snadné dosáhnout. Opatrný přístup ke konfigurovatelnému škálování často vede k extra down škálování. Pokud je však známo, že povaha transformovaného signálu je bezpečná při přetečení u některých nebo všech stagDíky vynechání rozsáhlého downscalingu je tato technika výhodná jak z hlediska poměru signálu k šumu, tak z hlediska využití zdrojů čipu. Když je nakonfigurováno pro techniku plánování škálování, jádro generuje příznak přetečení, pokud k přetečení došlo. Motýl Radix-22 může zavést 3bitový růst: motýli BF2I, BF2II a multiplikátor mohou každý přidat trochu. Ale pouze jedno násobení ze všech FFT stages může přidat bit. Jak není předem známo, stage ve kterém multiplikátor indukuje extra bit, pokud existuje, FFT engine v neškálovaném režimu prodlouží datovou cestu o bit začínající na prvním stage.
V technice plánu měřítka každých Radix-22 stagMůže zavést 3bitový růst. Datová cesta v rámci stagPodle toho roste e, tedy stagVýstup e je o tři bity širší než výstup stage vstup. Motor vyřízne tři extra bity po stagVypočítá se výsledek, tj. stagVýstup je zkrácen o tři bity, než přejde na další stagE. Takový přístup eliminuje potřebu hádat podřízenétage, při kterém je třeba použít downscaling.
V následující tabulce jsou vysvětleny tři bity, které se vyjmou v režimu plánování měřítka v závislosti na 2bitové hodnotě plánu pro konkrétní stage.

Tabulka 1-1. Vyříznutí tří extra bitů v režimu Scale Schedule

Plán měřítka pro daný Radix-22 Stage

Bits the Core Cut Out

Vystřihněte tři MSB

Vystřihněte dva MSB a zakulatte jeden LSB

Vystřihněte jeden MSB a zakulatte dva LSB

Třetí kolo LSB

FFT/IFFT velikostí 32, 128 nebo 512, které nejsou čtyři, kromě motýlků Radix-22 využívají jediného motýlka Radix-2. Jedna platí pro poslední zpracování stage a vyřízne jeden bit navíc.
Jádro automaticky vyvolá detekci přetečení v režimu plánování váhy. Příznak přetečení (OVFLOW_FLAG) se objeví, jakmile jádro detekuje skutečné přetečení. Příznak zůstává aktivní až do konce výstupního rámce, kde je detekováno přetečení.

Uživatelská příručka

DS50003348C-strana 9

CoreFFT v8.0
Popis funkce

1.4.4.2

Omezení bitové šířky vstupu režimu Unscaled Režim Unscaled omezuje maximální vstup sample bitová šířka ovládaná jádrem. Následující tabulka uvádí maximální bitové šířky pro každou velikost FFT.
Tabulka 1-2. Streamování bez měřítka FFT Max. vstupní datová bitová šířka

Velikost FFT 16

Maximální vstupní šířka 32

128

256

512

1024

2048

4096

1.4.4.3

Zadání plánu měřítka Plán měřítka identifikuje faktor downscalingu pro každý streamovaný FFT stagE. Každý Radix-22 stagFaktor měřítka je řízen vyhrazenými dvěma bity plánu měřítka a Radix-2 stage použitý v FFT bez mocniny čtyř je řízen jedním bitem. Následující obrázek znázorňuje example uživatelského rozhraní plánu stupnice pro 1024-pt FFT. Pár zaškrtávacích políček odpovídá konkrétnímu Radix-22 stage a představuje dva bity faktoru zmenšení. Skutečný faktor downscalingu u konkrétního stage se vypočítá jako 22*Bit1+Bit0 a nabývá jedné z následujících hodnot: 1, 2, 4, 8. Zaškrtávací políčka na následujícím obrázku odpovídají hodnotě plánu binární stupnice 10 10 10 10 11. Tato hodnota představuje konzervativní plán měřítka, který nezpůsobuje přetečení.
Obrázek 1-7. Uživatelské rozhraní Scale Schedule

Následující tabulka uvádí konzervativní plány měřítka pro každou velikost FFT, která je zcela bezpečná proti přetečení.

Tabulka 1-3. Plány konzervativních měřítek pro různé velikosti FFT

Velikost FFT

Radix-22 Stage

4096

Uživatelská příručka

DS50003348C-strana 10

…..pokračování Velikost FFT
2048 1024 512 256 128 64 32 16

CoreFFT v8.0
Popis funkce

Radix-22 Stage

Uživatelská příručka

DS50003348C-strana 11

CoreFFT v8.0
Rozhraní

2. Rozhraní
Tato část popisuje rozhraní CoreFFT.

2.1
2.1.1

FFT na místě
Tato část popisuje In-Place FFT CoreFFT.

Konfigurační parametry CoreFFT má parametry (Verilog) nebo generické (VHDL) pro konfiguraci RTL kódu. Následující tabulka popisuje parametry a generika. Všechny parametry a generika jsou celočíselné typy.
Tabulka 2-1. Popisy parametrů CoreFFT na místě

Parametr INVERZE

Platný rozsah 0

Výchozí 0

Popis
0: Dopředná Fourierova transformace 1: Inverzní Fourierova transformace

MĚŘÍTKO

0: Měřítko podmíněného bloku s plovoucí desetinnou čárkou

1: Bezpodmínečné škálování bloku s plovoucí desetinnou čárkou

Chcete-li použít škálování vstupních dat, nastavte parametr SCALE na 0 a před vstupní data přidejte správný počet ochranných bitů. Pak nemá podmíněný blok s plovoucí desetinnou čárkou žádný účinek.

BODY
ŠÍŘKA MEMBUF

32, 64, 128,

256

256, 512, 1024,

2048, 4096,

8192, 16384

Transformovat velikost. Poznámka: FFT s rozlišením 16384 bodů je podporováno pouze u dílů RTG4, PolarFire a PolarFire SoC.
Data a bitová šířka faktoru twiddle
0: Minimální konfigurace (bez vyrovnávací paměti) 1: Konfigurace s vyrovnávací pamětí

SCALE_EXP_ON

0: Nevytváří podmíněný blok s plovoucí desetinnou čárkou

kalkulačka exponentů

1: Sestaví kalkulačku

URAM_MAXDEPTH

0, 4, 8, 16, 32, 64, 128, 256, 512

Největší hloubka RAM, která má být implementována s microRAM dostupnou na součástech SmartFusion2, IGLOO2, RTG4, PolarFire a PolarFire SoC. Když hloubka RAM požadovaná pro uživatelem vybranou velikost transformace POINTS překročí URAM_MAXDEPTH, použijí se velké bloky LSRAM.

2.1.2

Porty V následující tabulce jsou uvedeny signály portů pro místní architekturu CoreFFT.
Tabulka 2-2. Popisy portů CoreFFT na místě

Název portu DATAI_IM

Vstupní/výstupní port Width Bits Popis

ŠÍŘKA

Imaginární vstupní data, která mají být transformována

DATAI_RE

ŠÍŘKA

Reálná vstupní data, která mají být transformována

Uživatelská příručka

DS50003348C-strana 12

CoreFFT v8.0
Rozhraní

………..pokračování

Název portu

In/Out

DATAI_VALID In

Bity šířky portu 1

Popis
Platné vstupní komplexní slovo Signál doprovází platná vstupní komplexní slova přítomná na vstupech DATAI_IM, DATAI_RE. Když je signál aktivní, vstupní komplexní slovo se načte do paměti jádra za předpokladu, že byl aktivován signál BUF_READY.

READ_OUTP In

Čtení transformovaných dat Normálně modul vydává výsledky FFT, jakmile jsou připraveny, v jediném shluku N komplexních slov. Příjemce transformovaných dat může do shluku vložit libovolné přerušení zrušením platnosti signálu READ_OUTP.

DATAO_IM

Ven

DATAO_RE

Ven

DATAO_VALID Vyšlo

ŠÍŘKA ŠÍŘKA 1

Imaginární výstupní data
Reálná výstupní data
Platné výstupní komplexní slovo Signál doprovází platná výstupní komplexní slova přítomná na výstupech DATAO_IM a DATAO_RE.

BUF_READY Ven

FFT přijímá čerstvá data Když je jádro připraveno přijímat data, jádro aktivuje signál. Signál zůstává aktivní, dokud se paměť jádra nezaplní. Jinými slovy, signál zůstane aktivní, dokud POINTS komplexní vstup sampsoubory jsou načteny.

OUTP_READY Ven

Výsledky FFT jsou připraveny Jádro aktivuje signál, když jsou výsledky FFT připraveny k přečtení příjemcem transformovaných dat. Signál zůstává aktivní během čtení transformovaného datového rámce. Normálně trvá po POINTS hodinových intervalech, pokud není signál READ_OUTP zrušen.

SCALE_EXP

Ven

patro[log2 ( Ceil(log2(POIN TS)))]+1

Exponent podmíněného bloku s plovoucí desetinnou čárkou Tento volitelný výstup lze aktivovat nastavením parametru SCALE_EXP_ON. Výstup lze aktivovat, když je jádro v režimu podmíněného bloku s plovoucí desetinnou čárkou (parametr SCALE = 0).

PONG CLK

Ven

Pong banka vstupní vyrovnávací paměti je používána FFT enginem jako pracovní paměť na místě. Tento volitelný signál je platný pouze v konfiguraci s vyrovnávací pamětí.
Hodiny Náběžná hrana aktivní Hlavní hlavní hodiny

SLOWCLK

NGRST

Nízkofrekvenční hodinový signál náběžné hrany pro inicializaci twiddle LUT, měl by být alespoň osminásobkem frekvence CLK.
Asynchronní reset Active-Low

Důležité: Všechny signály jsou aktivní-vysoké (logická 1), pokud není uvedeno jinak.

Uživatelská příručka

DS50003348C-strana 13

CoreFFT v8.0
Rozhraní

2.2
2.2.1

Streamování FFT
Streaming FFT je k dispozici s GUI konfigurovatelným nativním rozhraním nebo AXI4 streaming rozhraním.

Konfigurační parametry CoreFFT má parametry (Verilog) nebo generické (VHDL) pro konfiguraci RTL kódu. Následující tabulka popisuje tyto parametry a generika. Všechny parametry a generika jsou celočíselné typy.
Tabulka 2-3. Popisy parametrů architektury streamování CoreFFT

Název parametru FFT_SIZE

Platný rozsah Výchozí
16, 32, 64, 128, 256 256, 512, 1024, 2048 a 4096

Popis
Body transformace velikosti Jádro zpracovává snímky komplexních dat, přičemž každý snímek obsahuje komplexní s FFT_SIZEamples. Transformované datové rámce mají stejnou velikost.

NATIV_AXI4

0 – 1

Výběr rozhraní IP

· 0 – Nativní rozhraní

· 1 – AXI4 streamovací rozhraní

Je k dispozici pouze pro streamovací architekturu

SCALE_ON

0 – 1

1 – Povolit plán konfigurovatelného měřítka

Když je možnost povolena, jádro použije konfigurovatelné

měřítko, SCALE_SCH po každém motýlku.

0 – Režim bez měřítka

SCALE_SCH

Plán měřítka

Pokud je parametr SCALE_ON roven 1, použije se SCALE_SCH

definovat faktor měřítka pro každé zpracování stage.

DATA_BITS TWID_BITS ORDER

8 - 32 8 - 32 0 - 1

Vstupní data bitová šířka skutečných nebo imaginárních částí.

Twiddle faktor bitová šířka jeho skutečných nebo imaginárních částí.

0: Výstupní data v bitově obráceném pořadí

1: Výstupní data v normálním pořadí

URAM_MAXDEPTH 0, 4, 8, 16, 32, 0 64, 128, 256, 512

Největší hloubka paměti RAM, kterou lze implementovat pomocí mikro-RAM, která je k dispozici u dílů SmartFusion2, IGLOO2, RTG4, PolarFire nebo PolarFire SoC. Když hloubka RAM požadovaná pro uživatelem vybranou velikost transformace POINTS překročí URAM_MAXDEPTH, použijí se velké bloky LSRAM.

Uživatelská příručka

DS50003348C-strana 14

CoreFFT v8.0
Rozhraní

………..pokračování
Název parametru
AXI4S_IN_DATA Poznámka: Vysvětluje výplň 0 pro skutečná a imaginární vstupní dataampméně, když NATIV_AXI4 = 1

Platný rozsah 8,16,24,32

Výchozí 24

Popis
Je to interně generovaný parametr, který není přístupný uživateli. Slouží k interpretaci vstupních datamppokud jde o hranice bajtů, aby se usnadnilo rozhraní streamování AXI4. Velikost AXI4S_IN_DATA definovaná takto:
1. Pokud DATA_BITS = 8, pak AXI4S_IN_DATA= 8, není pro vstupní data vyžadována žádná výplňamples
2. Pokud 8 < DATA_BITS < 16, pak AXI4S_IN_DATA = 16, vstupní data sampSoubor musí být vyplněn 16 (DATA_BITS) z 0 na pozici MSB, a to jak pro skutečná, tak pro imaginární dataamppřed odesláním
3. Pokud 16 < DATA_BITS < 24, pak AXI4S_IN_DATA = 24, vstupní data sampSoubor musí být vyplněn 24 (DATA_BITS) z 0 na pozici MSB, a to jak pro skutečná, tak pro imaginární dataamppřed odesláním
4. Pokud 24 < DATA_BITS < 32, pak AXI4S_IN_DATA = 32, vstupní data sampSoubor musí být vyplněn 32 (DATA_BITS) z 0 na pozici MSB, a to jak pro skutečná, tak pro imaginární dataamppřed odesláním
Poznámka: Výplň by měla začínat od MSB.

Uživatelská příručka

DS50003348C-strana 15

CoreFFT v8.0
Rozhraní

………..pokračování Název parametru

Platný rozsah

AXI4S_OUT_DATA 8,16,24,32, 40 Poznámka: Vysvětluje výplň 0 pro skutečná a imaginární výstupní dataampméně, když NATIV_AXI4 = 1

Výchozí 24

Popis
Je to interně generovaný parametr, který není přístupný uživateli. Slouží k interpretaci výstupních datamppokud jde o hranice bajtů, aby se usnadnilo rozhraní streamování AXI4. Velikost AXI4S_OUT_DATA definovaná takto:
Když SCALE_ON = 0, pak výstup sampvelikost souboru je STREAM_DATAO_BITS = DATA_BITS+ceil_log2 (FFT_SIZE) + 1
Když SCALE_ON = 1, pak výstup sampvelikost souboru je STREAM_DATAO_BITS = DATA_BITS
1. Pokud STREAM_DATAO_BITS = 8, pak AXI4S_OUT_DATA = 8, pro výstupní data se nepřidá žádná výplňamples
2. Pokud 8 < STREAM_DATAO_BITS < 16, pak AXI4S_OUT_DATA= 16, výstupní data sampsoubory jsou vyplněny 16 – (STREAM_DATAO_BITS) z 0 na pozici MSB, a to jak pro skutečná, tak pro imaginární dataamples před zarámováním
3. Pokud 16 < STREAM_DATAO_BITS < 24, pak AXI4S_OUT_DATA = 24, výstupní data sampsoubory jsou vyplněny 24 – (STREAM_DATAO_BITS) z 0 na pozici MSB, a to jak pro skutečná, tak pro imaginární dataamples před zarámováním
4. Pokud 24 < STREAM_DATAO_BITS < 32, pak AXI4S_OUT_DATA = 32, výstupní data sampsoubory jsou doplněny 32-(STREAM_DATAO_BITS) 0 na pozici MSB, a to jak pro skutečná, tak pro imaginární dataamples před zarámováním
5. Pokud 32 < STREAM_DATAO_BITS < 40, pak AXI4S_OUT_DATA = 40, výstupní data sampsoubory jsou vyplněny 40 – ( STREAM_DATAO_BITS) z 0 na pozici MSB, a to jak pro skutečná, tak pro imaginární dataamples před zarámováním
Poznámka: Výplň by měla začínat od MSB.

2.2.2

Porty Následující tabulka popisuje signály portů pro makro Streaming CoreFFT.
Tabulka 2-4. Streaming FFT I/O Signal Descriptions

Název portu CLK SLOWCLK
CLKEN

In/Out In In
In

Šířka portu, bity Popis

Hodinový signál se stoupající hranou

Nízkofrekvenční hodinový signál s rostoucí hranou pro twiddle LUT

inicializaci, měla by být alespoň čtyřnásobkem CLK

frekvence.

Volitelný signál aktivace hodin

Po zrušení signálu přestane jádro generovat platný

výsledky

NGRST

RST

Porty dostupné, když NATIV_AXI4 = 1

Signál asynchronního resetu aktivní-nízký. Volitelný synchronní resetovací signál aktivní-vysoký.

Uživatelská příručka

DS50003348C-strana 16

CoreFFT v8.0
Rozhraní

………..pokračování

Název portu

In/Out

AXI4_S_DATAI_ V TVALID

AXI4_S_DATAI_ Out TREADY
AXI4_S_TDATAI In

AXI4_S_TLASTI In
AXI4_M_DATAO Out _TVALID

AXI4_M_DATAO V _TREADY

AXI4_M_TDATA Out O

AXI4_M_TLAST Out O
AXI4_S_CONFIG V I_TVALID

AXI4_S_

Ven

CONFIGI

_TREADY

AXI4_S_CONFIG V I

AXI4_M_CONFI Vyšlo GO_TVALID
AXI4_M_CONFI V GO _TREADY

Šířka portu, bity Popis

AXI4 Streamujte platný vstup dat do jádra z externího zdroje

označuje dostupnost dat. Funguje jako START jádra.

Poznámka: Další informace naleznete v popisu portu START.

AXI4 Streamujte data připravená do externího zdroje

Označuje připravenost jader přijmout data

(2 *

AXI4 Streamujte datový vstup ze zdroje do jádra.

AXI4S_IN_DATA) Obsahuje skutečná data (DATAI_RE) doplněná nulami a imaginární

(DATAI_IM) data odpovídajícím způsobem doplněna nulami.

Označuje přenos posledních dat sample z vnější

zdroj.

Platný výstup dat AXI4 Stream do přijímače indikuje, že jádro je připraveno

odeslat transformovaná data. Funguje jako DATAO_VALID jádra.

Poznámka: Další informace naleznete v popisu portu DATAO_VALID

informace.

AXI4 Stream dat připraven z přijímače

Označte připravenost externího přijímače

Pro základní funkčnost musí být vždy 1

(2 * AXI4S_OUT_DA TA)

AXI4 Streamujte data do přijímače.
Obsahuje transformovaná skutečná data (DATAO_RE) doplněná nulami a imaginární data (DATAO_IM) doplněná odpovídajícími nulami.

Označuje přenos posledních transformovaných dat sample z

Platný vstup do jádra z externího zdroje

Označuje dostupnost konfiguračních dat

Připraveno k externímu zdroji indikovat připravenost jader

přijetí konfiguračních dat.

Vstup konfiguračních dat ze zdroje do jádra a zdroje

měli byste nakonfigurovat IP před přenosem dat samples. To

obsahuje následující konfigurační informace:

· Bit0 – INVERZNÍ (Když je bit vysoký, jádro vypočítá inverzní FFT následujícího datového rámce, jinak Forward FFT)

· Bit1 – REFRESH (Znovu načtěte twiddle koeficient LUT v odpovídajících blocích RAM)

Platný výstup stavových dat do přijímače

Označte, že jádro je připraveno odeslat transformovaná data

Stavová data připravena z přijímače

Označuje připravenost externího přijímače.

Pro základní funkčnost musí být vždy 1.

Uživatelská příručka

DS50003348C-strana 17

CoreFFT v8.0
Rozhraní

………..pokračování

Název portu

In/Out

AXI4_M_CONFI Out GO

Šířka portu, bity Popis

Stavová data odesílaná do přijímače

Obsahuje následující stavové informace:

Bit0 – OVFLOW_FLAG (Aritmetický příznak přetečení, CoreFFT uplatňuje příznak, pokud výpočet FFT/IFFT přeteče. Příznak se spustí, jakmile jádro detekuje přetečení. Příznak končí, když aktuální výstupní datový rámec skončí)

Porty dostupné, když NATIV_AXI4=0

DATAI_IM

DATA_BITS

DATAI_RE

DATA_BITS

START

Imaginární vstupní data, která mají být transformována.
Reálná vstupní data, která mají být transformována.
Signál zahájení transformace
Označuje okamžik prvního sample vstupního datového rámce N komplexních samples vstupuje do jádra.
Pokud START nastane, když předchozí vstupní datový rámec nebyl dokončen, signál bude ignorován.

INVERZNÍ

Inverzní transformace Když je signál uplatněn, jádro vypočítá inverzní FFT následujícího datového rámce, jinak dopřednou FFT.

OBNOVIT

DATAO_IM

Ven

DATAO_RE

Ven

OUTP_READY Ven

1
DATA_BITS DATA_BITS 1

Znovu načte LUT koeficienty twiddle v odpovídajících blocích RAM.
Imaginární výstupní data
Reálná výstupní data
Výsledky FFT jsou připraveny Jádro aktivuje signál, když se chystá vyslat rámec N FFT dat. Šířka signálu je jeden hodinový interval.

DATAO_VALID Vyšlo

Výstupní rámec je platný
Doprovází platný výstupní datový rámec. Po spuštění trvá signál N hodinových cyklů.
Pokud vstupní data přicházejí nepřetržitě bez mezer mezi snímky, bude po spuštění DATAO_VALID trvat neomezeně dlouho.

OVFLOW_FLAG Out

Aritmetický příznak přetečení CoreFFT uplatňuje příznak, pokud výpočet FFT/IFFT přeteče. Příznak se spustí, jakmile jádro detekuje přetečení. Příznak končí, když končí aktuální výstupní datový rámec.

RFS

Ven

Požadavek na start Jádro potvrdí signál, když je připraveno pro další vstupní datový rámec. Signál se spustí, jakmile je jádro připraveno pro další snímek. Signál končí, když jádro dostane požadovaný signál START.

Uživatelská příručka

DS50003348C-strana 18

CoreFFT v8.0
Rozhraní
Důležité: Všechny signály jsou aktivní-vysoké (logická 1), pokud není uvedeno jinak.

2.2.3

Vstupní/výstupní formát datového rámce pro AXI4 Streaming Interface Když je vybráno AXI4 Streaming rozhraní, vstupní a výstupní datové rámce jsou k dispozici jako kaskádová skutečná a imaginární data, data sampsoubory jsou nejprve doplněny nulami, aby odpovídaly hranicím bajtů, aby se usnadnilo streamování AXI4.
Napřample, DATA_BITS z 26, nejbližší bajtová hranice je 32, takže je potřeba připojit šest 0 pro skutečná a imaginární dataampsouborů před kaskádováním do rámce AXI4 streaming I/O DATA
Tabulka 2-5. AXI4 Streaming Interface I/O Formát datového rámce

Bity: 63…58 0's Padding

Bity: 57…32 imaginárních dat

Bity: 31..26 0's Padding

Bity: 25…0 reálných dat

Tip: Viz popis parametrů AXI4S_IN_DATA a AXI4S_OUT_DATA pro odsazení nuly v tabulce 2-3.

Uživatelská příručka

DS50003348C-strana 19

CoreFFT v8.0
Časové diagramy
3. Časové diagramy
Tato část popisuje časový diagram CoreFFT.
3.1 FFT na místě
Když FFT na místě potvrdí signál BUF_READY, zdroj dat začne dodávat dataampk transformaci. Smyslná a reálná polovina vstupních datampSoubor musí být dodán současně a doprovázen bitem platnosti DATAI_VALID. Zdroj dat může dodat sample při každém taktu nebo libovolně pomalejší rychlostí (viz obrázek 3-1). Jakmile modul FFT přijme N-vstupyamples, sníží signál BUF_READY. FFT engine začne zpracovávat data automaticky poté, co je připraven. V konfiguraci s minimální pamětí začíná fáze zpracování ihned po dokončení načítání dat. V konfiguraci s vyrovnávací pamětí může stroj FFT čekat, dokud nebude zpracován předchozí shluk dat. Poté se motor automaticky spustí. Následující obrázek ukazuje načítání vstupních dat. Obrázek 3-1. Načítání vstupních dat
Po dokončení transformace modul FFT aktivuje signál OUTP_READY a začne generovat výsledky FFT. Pomyslná a reálná polovina výstupu sampsoubory se objeví současně na vícebitových výstupech DATAO_IM a DATAO_RE. Každý výstup sample je doprovázen bitem DATAO_VALID. Přijímač dat přijímá transformovaná data buď v každém hodinovém cyklu nebo libovolně pomaleji. Modul FFT poskytuje výstup dat, zatímco je uplatňován signál READ_OUTP. Pro ovládání výstupu sampPokud je to nutné, přijímač musí signál READ_OUTP zrušit (jak je znázorněno na následujícím obrázku). Následující obrázek ukazuje příjem transformačních dat. Obrázek 3-2. Příjem transformovaných dat

Při použití signálu READ_OUTP pro řízení rychlosti čtení je třeba zvážit možný růst cyklu FFT. V konfiguraci s minimální pamětí každé prodloužení doby čtení (upload) prodlužuje cyklus FFT viz obrázek 1-2. V konfiguraci s vyrovnávací pamětí cyklus FFT roste, když skutečný čas nahrávání překročí vyhrazený interval zobrazený na obrázku 1-3 jako „Dostupné pro čtení výsledků cyklu i.“. Také v konfiguraci s vyrovnávací pamětí začne výstupní vyrovnávací paměť přijímat nové výsledky FFT, i když starší výsledky nebyly načteny, čímž se přepisují ty starší. V tomto případě jádro deaktivuje signály OUTP_READY a DATAO_VALID, když již nejsou platné.

Uživatelská příručka

DS50003348C-strana 20

CoreFFT v8.0
Časové diagramy

3.2
3.2.1

Streamování FFT
Pro rozhraní AXI4S je provoz portů rozhraní AXI4S mapován na provoz nativního rozhraní. Mapování jedna ku jedné viz Tabulka 2-4 v části Porty verze 2.2. Streamování FFT.
RFS a START Jádro generuje signál RFS, aby dal zdroji dat vědět, že je připraven na další rámec vstupních dat.amples. Po jeho aktivaci zůstává RFS aktivní, dokud zdroj dat neodpoví signálem START.
Jakmile jádro dostane START, deaktivuje signál RFS a začne přijímat vstupní datový rámec. Po N hodinových intervalech je příjem datového rámce dokončen a signál RFS je opět aktivní. Následující obrázek ukazuje example když motor FFT čeká, až zdroj dat dodá signál START.
Obrázek 3-3. RFS čeká na START

Signál START má trvale aktivní hodnotu a jádro začne přijímat další vstupní rámec hned po skončení předchozího rámce. Je volitelné, aby zdroj dat sledoval signál RFS. Může kdykoli aktivovat signál START a jádro začne přijímat další vstupní rámec, jakmile to bude možné. V situaci na obrázku 3-3 začíná načítání nového rámce ihned po signálu START. Pokud signál START přichází při načítání předchozího vstupního rámce, jádro počká, dokud rámec neskončí, a poté začne načítat další rámec. Následující obrázek ukazuje další example kde vstupní data přicházejí neomezeně dlouho bez mezer mezi snímky. Obrázek 3-4. Transformace datových proudů
Následující obrázek ukazuje, že signál START předbíhá skutečný vstupní rámec o jeden hodinový interval. Obrázek 3-5. START vede data

3.2.2

OUTP_READY a DATAO_VALID
Tyto dva signály slouží k upozornění přijímače dat, když jsou výsledky FFT připraveny. OUTP_READY je celohodinový puls. Jádro tvrdí, když se výstupní datový rámec chystá na výstup. Jádro uplatňuje signál DATAO_VALID při generování výstupního rámce. Signál DATAO_VALID sleduje signál OUTP_READY o jeden hodinový interval. Následující obrázek ukazuje časové vztahy mezi dvěma signály a datovým rámcem FFTed.

Uživatelská příručka

DS50003348C-strana 21

Obrázek 3-6. Výstupní data a signály handshake

CoreFFT v8.0
Časové diagramy

Následující obrázek ukazuje scénář, kdy je signál DATAO_VALID trvale aktivní, když streamovaná data nemají mezi snímky žádné mezery.
Obrázek 3-7. Streamování výstupních dat bez mezer

Uživatelská příručka

DS50003348C-strana 22

CoreFFT v8.0
Tok nástrojů
4. Tok nástroje
Tato část popisuje tok nástrojů CoreFFT.
NEDOVOLUJTE licenci
CoreFFT je licenčně uzamčen.
4.2 Konfigurace CoreFFT v SmartDesign
CoreFFT je k dispozici ke stažení v katalogu Libero® IP prostřednictvím webu web úložiště. Poté, co je uvedeno v katalogu, může být jádro vytvořeno pomocí toku SmartDesign. Chcete-li vědět, jak vytvořit projekt SmartDesign, viz Uživatelská příručka SmartDesign. Po konfiguraci a vygenerování základní instance lze základní funkčnost simulovat pomocí testovacího prostředí dodávaného s CoreFFT. Parametry testbench se automaticky přizpůsobí konfiguraci CoreFFT. CoreFFT lze vytvořit jako součást většího návrhu.
Důležité:CoreFFT je kompatibilní s Libero Integrated Design Environment (IDE) i Libero SoC. Pokud není uvedeno jinak, tento dokument používá název Libero k identifikaci Libero IDE i Libero SoC. Obrázek 4-1. Instance SmartDesign CoreFFT View
Jádro lze konfigurovat pomocí konfiguračního grafického uživatelského rozhraní (GUI) v rámci SmartDesign. BývalýampSoubor GUI pro rodinu SmartFusion2 je znázorněn na následujícím obrázku.

Uživatelská příručka

DS50003348C-strana 23

Obrázek 4-2. Konfigurace CoreFFT v SmartDesign

CoreFFT v8.0
Tok nástrojů

4.3 Toky simulace
Součástí vydání je uživatelský testbench pro CoreFFT. Chcete-li to provést, proveďte následující kroky: 1. Chcete-li spustit uživatelský testbench, nastavte kořen návrhu na instanci CoreFFT v podokně hierarchie návrhu Libero SoC. 2. V části Verify Pre-Synthesized Design v okně Libero SoC Design Flow klepněte pravým tlačítkem myši na Simulate a poté vyberte Open Interactively. To vyvolá ModelSim a automaticky spustí simulaci.
Důležité:Při simulaci VHDL verze jádra se možná budete chtít zbavit varování knihovny IEEE.NUMERIC_STD. Chcete-li to provést, přidejte do automaticky generovaného souboru run.do následující dva řádky file:
· nastavit NumericStdNoWarnings -1 · nastavit StdArithNoWarnings -1

4.3.1

Testbench Jednotný testbench používaný k ověření a testování CoreFFT se nazývá uživatelský testbench.
User Testbench Následující obrázek ukazuje blokové schéma pro testbench. Následující rovnice ukazuje, jak zlatá behaviorální FFT implementuje výpočty s konečnou přesností zobrazené v
x(k) = n= 0N-lX(n)ejnk1p/N

Rovnice 1 nebo rovnice 2 v Úvodu, zlaté FFT i CoreFFT jsou nakonfigurovány identicky a přijímají stejný testovací signál. Testbench porovnává výstupní signály zlatého modulu a skutečného CoreFFT.

Uživatelská příručka

DS50003348C-strana 24

Obrázek 4-3. CoreFFT User Testbench

CoreFFT v8.0
Tok nástrojů

Testbench poskytuje exampinformace o tom, jak používat vygenerovaný modul FFT. Testbench lze upravit podle požadavků.
4.4 Omezení návrhu
Mezi hodinovými hranicemi je třeba použít výjimky pro časování jádra (tj. falešná cesta a vícenásobná cyklostezka). Odkaz na požadovaná omezení, která mají být přidána, najdete v souboru CoreFFT.sdc z cesty. /component/Actel/DirectCores/CoreFFT/ /omezení/ CoreFFT.sdc.
4.5 Syntéza v Libero SoC
Chcete-li spustit syntézu vybrané konfigurace, proveďte následující kroky: 1. Nastavte odpovídajícím způsobem kořen návrhu v konfiguračním GUI. 2. V části Implement Design na kartě Design Flow klikněte pravým tlačítkem na Synthesize a vyberte Run.
4.6 Místo a trasa v Libero SoC
Po správném nastavení kořene návrhu a spuštění Synthesis. V části Implementovat návrh na kartě Tok návrhu klikněte pravým tlačítkem na Umístit a směrovat a klikněte na Spustit.

Uživatelská příručka

DS50003348C-strana 25

CoreFFT v8.0
Systémová integrace
5. Systémová integrace
Tato část poskytuje example, který ukazuje integraci CoreFFT.
5.1 FFT na místě
Následující obrázek ukazuje example použití jádra. Když FFT na místě potvrdí signál BUF_READY, zdroj dat začne dodávat dataampk transformaci. Smyslná a reálná polovina vstupních datampSoubor musí být dodán současně a doprovázen bitem platnosti-DATAI_VALID. Zdroj dat může dodat sample při každém taktu nebo libovolně pomalejší rychlostí (viz obrázek 3-1). Poté, co modul FFT přijme N-vstupyamples, sníží signál BUF_READY. Obrázek 5-1. Přample systému In-Place FFT

FFT engine začne zpracovávat data automaticky poté, co je připraven. V konfiguraci s minimální pamětí začíná fáze zpracování ihned po dokončení načítání dat. V konfiguraci s vyrovnávací pamětí může stroj FFT čekat, dokud nebude zpracován předchozí shluk dat. Poté se motor automaticky spustí.
5.2 Streamování FFT
Jádro provádí dopřednou FFT přes data přicházející v každém hodinovém cyklu. Zdroj dat neustále dodává data, zatímco přijímač dat nepřetržitě přijímá výsledky FFT a v případě potřeby monitoruje příznak přetečení. Volitelný vstupní signál START a výstupní signál RFS lze použít, pokud je požadováno zpracování datových rámců. Zdroj dat generuje signál START k označení začátku dalšího rámce a přijímač dat používá signál RFS k označení začátku výstupního rámce. Streamování CoreFFT dokáže zpracovávat nekonečné komplexní datové toky, jak ukazuje následující obrázek.

Uživatelská příručka

DS50003348C-strana 26

Obrázek 5-2. Přample streamovacího FFT systému

CoreFFT v8.0
Systémová integrace

Uživatelská příručka

DS50003348C-strana 27

CoreFFT v8.0
Dodatek A: Využití FFT zařízení na místě…

6. Dodatek A: Využití a výkon zařízení FFT na místě
Tabulka 6-1 a Tabulka 6-2 ukazují využití a výkon pro různé velikosti FFT na místě a šířky dat. Čísla byla získána z konfigurace uvedené v tabulce 6-3.
Tabulka 6-1. Využití a výkon zařízení FFT SmartFusion2 M2S050 na místě (minimální konfigurace paměti)

Základní parametry

Využití textilních zdrojů

Bloky

Výkon

Body 256

Šířka 18

DFF 1227

4 LUT 1245

Celkem 2472

LSRAM MACC

Rychlost hodin
328

FFT čas (s)
3.3

512

1262

1521

2783

321

7.4

1024

1299

2029

3328

310

16.8

4096

1685

4190

5875

288

85.7

Tabulka 6-2. Využití a výkon zařízení FFT SmartFusion2 M2S050 na místě (konfigurace s vyrovnávací pamětí)

Základní parametry

ŠÍŘKA BODŮ

256

512

1024

4096

Využití textilních zdrojů

DFF

4LUT

Celkový

1487

1558

3045

1527

1820

3347

1579

2346

3925

2418

4955

7372

Bloky LSRAM 7 7 7 28

MACC 4 4 4 4

Výkon

Frekvence hodin FFT čas (s)

328

3.3

321

7.4

310

16.8

281

87.8

Tip: · Data v Tabulce 6-1 a Tabulce 6-2 byla získána pomocí typického nastavení syntézy. Synplify frekvence (MHz) byla nastavena na 500
· Čísla využití jsou získána pomocí Libero v12.4 a s novějšími revizemi může dojít ke zlepšení oblasti a výkonu
· V nastavení syntézy jsou komponenty ROM mapovány na logiku a optimalizace RAM mapovaná pro vysokou rychlost
· Nastavení rozvržení bylo následující:
Vytvoření bloku návrháře povoleno
Rozvržení s vysokou námahou povoleno
· Zobrazený čas FFT odráží pouze čas transformace. Nezohledňuje časy stahování dat nebo nahrávání výsledků

Tabulka 6-3. Využití a výkon zařízení FFT PolarFire MPF300 na místě (minimální konfigurace paměti)

Základní parametry

Využití textilních zdrojů

Max hodiny

ŠÍŘKA BODŮ uRAM Hloubka 4 LUT DFF uRAM LSRAM MACC Frekvence

512

939 1189 9

415

Čas transformace (US)
0.6

128

512

1087 1254 9

415

1.2

256

512

1501 1470 18 0

415

2.6

Uživatelská příručka

DS50003348C-strana 28

CoreFFT v8.0
Dodatek A: Využití FFT zařízení na místě…

………..pokračování

Základní parametry

Využití textilních zdrojů

Max hodiny

ŠÍŘKA BODŮ uRAM Hloubka 4 LUT DFF uRAM LSRAM MACC Frekvence

512

1519 1275 0

386

512

2494 2841 0

364

1024

3088 2859 0

369

4096

4161 1679 0

352

4096

6426 3237 0

339

16384

9667 3234 0

296

16384

17285 5483 0

325

Čas transformace (US)
6.2 6.7 14.3 70.1 73 387 353.5

Tabulka 6-4. Využití a výkon zařízení FFT PolarFire MPF300 na místě (konfigurace s vyrovnávací pamětí)

Základní parametry

Využití textilních zdrojů

Max hodiny

ŠÍŘKA BODŮ uRAM Hloubka 4 LUT DFF uRAM LSRAM MACC Frekvence

Čas transformace (US)

512

1294 1543 21 0

351

0.7

256

512

2099 2050 42 0

351

3.1

512

2858 2858 84 0

351

6.8

1024

512

4962 4488 168 0

278

18.7

16384

12346 6219 0

126

335

342

Tip: · Data v Tabulce 6-3 a Tabulce 6-4 byla získána pomocí typického nastavení nástroje Libero SoC. Časové omezení bylo nastaveno na 400 MHz
· Čísla využití jsou získána pomocí Libero v12.4 a s novějšími revizemi může dojít ke zlepšení oblasti a výkonu
· V nastavení syntézy jsou komponenty ROM mapovány na logiku a optimalizace RAM mapovaná pro vysokou rychlost
· Místo a trasa byly nastaveny pro rozložení s vysokým úsilím řízené načasováním
· Čas FFT odráží pouze čas transformace. Nezohledňuje časy stahování dat nebo nahrávání výsledků

Důležité: Zdroje FPGA a údaje o výkonu pro rodinu SoC PolarFire jsou podobné jako u rodiny PolarFire.

Tabulka 6-5. Parametr konfigurace využití FFT a výkonu na místě INVERSE SCALE SCALE_EXP_ON Typ HDL

Hodnota 0 0 0 Verilog

Uživatelská příručka

DS50003348C-strana 29

CoreFFT v8.0
Dodatek B: Využití zařízení FFT pro streamování…

7. Dodatek B: Využití a výkon zařízení FFT pro streamování
Následující tabulky uvádí využití a výkon pro různé konfigurace streamování FFT.
Tabulka 7-1. Streamování FFT SmartFusion2 M2S050T rychlostní stupeň -1

Základní parametry

Využití zdrojů

Bloky

Rychlost hodin

FFT_SIZE DATA_BITS TWID_BITS Objednávka DFF 4LUT Celková LSRAM uRAM MACC

Reverse 2198 1886 4084 0

241

Normální 1963 1600 3563 0

241

Reverse 3268 2739 6007 0

225

Reverse 3867 3355 7222 0

217

128

Reverse 4892 4355 9247 5

216

256

Reverse 5510 5302 10812 7

229

256

Normální 5330 5067 10406 3

229

256

Reverse 8642 7558 16200 8

223

512

Reverse 6634 6861 13495 10

228

512

Reverse 9302 8862 18164 12

228

1024

Reverse 10847 11748 22595 17

225

1024

Reverse 11643 12425 24068 19

221

Tip: · Maximální hloubka uRAM byla nastavena na 64
· Čísla využití jsou získána pomocí Libero v12.4 a s novějšími revizemi může dojít ke zlepšení oblasti a výkonu
· V nastavení syntézy jsou komponenty ROM mapovány na logiku a optimalizace RAM mapovaná pro vysokou rychlost. Frekvence Synplify byla nastavena na 500
· Byl nastaven režim vysokého úsilí rozvržení

Tabulka 7-2. Streamování FFT PolarFire MPF300 rychlostní stupeň -1

Základní parametry
FFT_SIZE DATA_BIT TWID_BITS SCALE uRAM Hloubka objednávky

Využití zdrojů

Hodiny

Sazba 4LUT DFF uRAM LSRAM MACC

256 Reverse 1306 1593 6

319

256 Normální 1421 1700 12 0

319

256 Reverse 1967 2268 18 0

319

256 Reverse 2459 2692 15 0

319

128

256 Normální 4633 4911 44 0

310

256

Vypnuto

256 Normální 6596 6922 94 0

307

256

512

Reverzní 8124 8064 0

304

Reverzní 6686 5691 0

293

Uživatelská příručka

DS50003348C-strana 30

CoreFFT v8.0
Dodatek B: Využití zařízení FFT pro streamování…

…..pokračování Základní parametry
FFT_SIZE DATA_BIT TWID_BITS SCALE uRAM Hloubka objednávky

Využití zdrojů

Hodiny

Sazba 4LUT DFF uRAM LSRAM MACC

1024

Reverzní 13974 10569 0

304

1024

Normální 14289 10816 0

307

2048

Normální 12852 7640 0

304

2048

Reverzní 12469 7319 0

315

4096

Normální 29977 14288 0

305

4096

512 Normální 34448 17097 120 48

301

Tip: · Data v předchozí tabulce byla získána pomocí typického nastavení nástroje Libero SoC. Časové omezení bylo nastaveno na 400 MHz
· Čísla využití zařízení streamingové architektury jsou téměř stejná pro rozhraní AXI4S i nativní rozhraní
· Čísla využití jsou získána pomocí Libero v12.4 a s novějšími revizemi může dojít ke zlepšení oblasti a výkonu
· V nastavení syntézy jsou komponenty ROM mapovány na logiku a optimalizace RAM mapovaná pro vysokou rychlost
· Místo a trasa byly nastaveny pro rozložení s vysokým úsilím řízené načasováním
· Zdroje FPGA a údaje o výkonu pro rodinu SoC PolarFire jsou podobné rodině PolarFire

Uživatelská příručka

DS50003348C-strana 31

CoreFFT v8.0
Historie revizí

8. Historie revizí
Historie revizí popisuje změny, které byly v dokumentu implementovány. Změny jsou uvedeny podle revizí, počínaje nejnovější publikací.
Tabulka 8-1. Historie revizí

Datum revize Popis

08/2022 V revizi C dokumentu aktualizována tabulka 6-1, tabulka 6-2, tabulka 6-3, tabulka 6-4, tabulka 7-1,

a Tabulka 7-2.

07/2022 Níže je uveden seznam změn v revizi B dokumentu:

· Aktualizováno: Tabulka 2-2 v 2.1.2. Porty.

· Aktualizováno: Tabulka 2-4 v 2.2.2. Porty.

· Aktualizováno: 4.4. Omezení návrhu.

· Odstraněno: sekce „Konfigurace časových omezení“.

07/2022 Níže je uveden seznam změn v revizi A dokumentu:

· Dokument byl migrován do šablony Microchip.

· Číslo dokumentu bylo aktualizováno na DS50003348A z 50200267.

· Následující sekce jsou aktualizovány:

Tabulka 1 v části Funkce.

Využití a výkon zařízení.

Tabulka 1-2 v 1.4.4.2. Omezení bitové šířky vstupu režimu bez měřítka.

Obrázek 1-7 v 1.4.4.3. Vstup do plánu stupnice.

Tabulka 1-3 v 1.4.4.3. Vstup do plánu stupnice.

Tabulka 2-3 v 2.2.1. Konfigurační parametry.

Tabulka 2-4 v 2.2.2. Porty.

Tabulka 2-2 v 2.1.2. Porty.

Obrázek 4-2 v 4.2. Konfigurace CoreFFT v SmartDesign.

· Doplňují se nové oddíly: 1.4.3. Streamování FFT výstupních dat Pořadí slov. 2.2.3. Input/Output Formát datového rámce pro AXI4 Streaming Interface. 4.3. Simulační toky. 4.4. Omezení návrhu. 4.5. Syntéza v Libero SoC. 4.6. Place-and-Route v Libero SoC.
· Odstraňují se následující sekce: „Podporovaná verze.“ "Přirozený výstupní řád."

—

Přidána podpora SoC PolarFire®.

—

„Podpora produktu“: Odebráno.

—

Aktualizované změny související s CoreFFT v7.0.

—

Aktualizované změny související s CoreFFT v6.4.

—

Aktualizované změny související s CoreFFT v6.3.

—

Aktualizované změny týkající se podporovaných rodin (SAR 47942).

—

Aktualizované změny související s CoreFFT v6.1.

Uživatelská příručka

DS50003348C-strana 32

CoreFFT v8.0
Historie revizí

…..pokračování Datum revize

—

Popis
Níže je uveden seznam změn v revizi 3.0 dokumentu: · Aktualizované změny týkající se CoreFFT v6.0. · Vydání přidává podporu pro rodinu SmartFusion2 (pouze architektura In-Place).
Níže je uveden seznam změn v revizi 2.0 dokumentu: · Aktualizované změny související s CoreFFT v5.0. · Tato verze přidává novou architekturu ke stávajícímu In-place CoreFFT v4.0. · Nová architektura podporuje Streaming Forward a Inverse FFT, které transformují vysokorychlostní tok dat.
Počáteční vydání.

Uživatelská příručka

DS50003348C-strana 33

CoreFFT v8.0
Podpora Microchip FPGA
Skupina produktů Microchip FPGA podporuje své produkty různými podpůrnými službami, včetně zákaznických služeb, zákaznického centra technické podpory, a webmísto a celosvětové prodejní kanceláře. Zákazníkům se doporučuje, aby před kontaktováním podpory navštívili online zdroje Microchip, protože je velmi pravděpodobné, že jejich dotazy již byly zodpovězeny. Kontaktujte centrum technické podpory prostřednictvím webna adrese www.microchip.com/support. Uveďte číslo dílu FPGA zařízení, vyberte vhodnou kategorii pouzdra a nahrajte design files při vytváření případu technické podpory. Obraťte se na zákaznický servis pro netechnickou podporu produktu, jako je cena produktu, aktualizace produktu, informace o aktualizaci, stav objednávky a autorizace.
· Ze Severní Ameriky volejte 800.262.1060 · Ze zbytku světa volejte 650.318.4460 · Fax, odkudkoli na světě, 650.318.8044
Informace o mikročipu
Mikročip Webmísto
Microchip poskytuje online podporu prostřednictvím našeho webna adrese www.microchip.com/. Tento webmísto se používá k výrobě files a informace snadno dostupné zákazníkům. Některý dostupný obsah zahrnuje:
· Produktová podpora Datové listy a errata, aplikační poznámky a sampprogramy, zdroje návrhů, uživatelské příručky a dokumenty podpory hardwaru, nejnovější verze softwaru a archivovaný software
· Časté otázky obecné technické podpory (FAQ), požadavky na technickou podporu, online diskusní skupiny, seznam členů programu designových partnerů společnosti Microchip
· Business of Microchip Průvodce pro výběr produktů a objednávky, nejnovější tiskové zprávy Microchip, seznam seminářů a akcí, seznamy prodejních kanceláří Microchip, distributorů a zástupců továren
Služba upozornění na změnu produktu
Služba oznamování změn produktů společnosti Microchip pomáhá zákazníkům udržovat aktuální informace o produktech společnosti Microchip. Předplatitelé obdrží e-mailové upozornění, kdykoli dojde ke změnám, aktualizacím, revizím nebo chybám souvisejícím s konkrétní produktovou řadou nebo vývojovým nástrojem, který je zajímá. Chcete-li se zaregistrovat, přejděte na stránku www.microchip.com/pcn a postupujte podle pokynů k registraci.
Zákaznická podpora
Uživatelé produktů Microchip mohou získat pomoc prostřednictvím několika kanálů: · Distributor nebo zástupce · Místní prodejní kancelář · Inženýr vestavěných řešení (ESE) · Technická podpora
Zákazníci by měli kontaktovat svého distributora, zástupce nebo ESE s žádostí o podporu. Zákazníkům jsou k dispozici také místní prodejní kanceláře. Seznam prodejních kanceláří a míst je součástí tohoto dokumentu. Technická podpora je k dispozici prostřednictvím webna adrese: www.microchip.com/support
Funkce ochrany kódem zařízení Microchip
Všimněte si následujících podrobností o funkci ochrany kódu na produktech Microchip:

Uživatelská příručka

DS50003348C-strana 34

CoreFFT v8.0
· Produkty Microchip splňují specifikace obsažené v jejich konkrétním datovém listu Microchip. · Microchip věří, že jeho rodina produktů je bezpečná, když je používána zamýšleným způsobem v rámci provozu
specifikací a za normálních podmínek. · Microchip si cení a agresivně chrání svá práva duševního vlastnictví. Pokusy o porušení kodexu
ochranné funkce produktu Microchip jsou přísně zakázány a mohou porušovat zákon Digital Millennium Copyright Act. · Společnost Microchip ani žádný jiný výrobce polovodičů nemůže zaručit bezpečnost svého kódu. Ochrana kódem neznamená, že garantujeme, že produkt je „nerozbitný“. Ochrana kódu se neustále vyvíjí. Společnost Microchip se zavázala neustále zlepšovat funkce ochrany kódu našich produktů.
Právní upozornění
Tato publikace a zde uvedené informace mohou být použity pouze s produkty Microchip, včetně návrhu, testování a integrace produktů Microchip s vaší aplikací. Použití těchto informací jakýmkoli jiným způsobem porušuje tyto podmínky. Informace týkající se aplikací zařízení jsou poskytovány pouze pro vaše pohodlí a mohou být nahrazeny aktualizacemi. Je vaší odpovědností zajistit, aby vaše aplikace odpovídala vašim specifikacím. Obraťte se na místní obchodní zastoupení společnosti Microchip pro další podporu nebo získejte další podporu na adrese www.microchip.com/en-us/support/design-help/client-support-services.
TYTO INFORMACE POSKYTUJE SPOLEČNOST MICROCHIP „TAK JAK JSOU“. MICROCHIP NEPOSKYTUJE ŽÁDNÁ PROHLÁŠENÍ ANI ZÁRUKY JAKÉHOKOLI DRUHU, AŤ UŽ VÝSLOVNÉ ČI PŘEDPOKLÁDANÉ, PÍSEMNÉ NEBO ÚSTNÍ, ZÁKONNÉ NEBO JINÉ, TÝKAJÍCÍ SE INFORMACÍ VČETNĚ, ALE NE OMEZENÍ, JAKÝCHKOLI PŘEDPOKLÁDANÝCH ZÁRUK, ZÁRUK NEPORUŠENÍ TNCH OBCHODU KONKRÉTNÍ ÚČEL NEBO ZÁRUKY VZTAHUJÍCÍ SE K JEHO STAVU, KVALITĚ NEBO VÝKONU.
V ŽÁDNÉM PŘÍPADĚ NEBUDE MICROCHIP ODPOVĚDNÁ ZA ŽÁDNÉ NEPŘÍMÉ, ZVLÁŠTNÍ, TRESTNÉ, NÁHODNÉ NEBO NÁSLEDNÉ ZTRÁTY, ŠKODY, NÁKLADY NEBO NÁKLADY JAKÉHOKOLI DRUHU, JAKKOLI SOUVISEJÍCÍ S INFORMACÍ NEBO JEJICH POUŽITÍM, JAKKOLI BY BYLO UVEDENO, JAK BY BYLO ZPŮSOBeno, MOŽNOST NEBO ŠKODY JSOU PŘEDVÍDAJÍCÍ. CELKOVÁ ODPOVĚDNOST SPOLEČNOSTI MICROCHIP ZA VŠECHNY NÁROKY SOUVISEJÍCÍ S INFORMACEMI NEBO JEJICH POUŽITÍM NEPŘEKROČÍ V NEJVYŠŠÍM ROZSAHU POVOLENÉM ZÁKONEM, KTERÉ JSTE ZA INFORMACE ZAPLATILI PŘÍMO SPOLEČNOSTI MICROCHIP.
Použití zařízení Microchip v aplikacích na podporu života a/nebo v bezpečnostních aplikacích je zcela na riziko kupujícího a kupující souhlasí s tím, že bude Microchip bránit, odškodnit a chránit před všemi škodami, nároky, žalobami nebo výdaji vyplývajícími z takového použití. Žádné licence nejsou poskytovány, implicitně ani jinak, v rámci jakýchkoli práv duševního vlastnictví společnosti Microchip, pokud není uvedeno jinak.
ochranné známky
Název a logo Microchip, logo Microchip, Adaptec, AVR, logo AVR, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LANCheck, LinkMD, maxXTouch MediaLB, megaAVR, Microsemi, logo Microsemi, MOST, logo MOST, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, logo PIC32, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, Logo SST, SuperFlash, Symmetricom , SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron a XMEGA jsou registrované ochranné známky společnosti Microchip Technology Incorporated v USA a dalších zemích.
AgileSwitch, APT, ClockWorks, The Embedded Control Solutions Company, EtherSync, Flashtec, Hyper Speed Control, HyperLight Load, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, logo ProASIC Plus, Quiet-Wire, SmartFusion, SyncWorld, Temux, TimeCesium, TimeHub, TimePictra, TimeProvider, TrueTime a ZL jsou registrované ochranné známky společnosti Microchip Technology Incorporated v USA.
Přilehlé potlačení klíče, AKS, Analog-for-the-Digital Age, Libovolný kondenzátor, AnyIn, AnyOut, Augmented Switching, BlueSky, BodyCom, Clockstudio, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoCompanion, CryptoCompanion, CryptoCDEM Average, MatdsPI , DAM, ECAN, Espresso T1S, EtherGREEN, GridTime, IdealBridge, In-Circuit Serial Programming, ICSP, INICnet, Intelligent Paralleling, IntelliMOS, Inter-Chip Connectivity, JitterBlocker, Knob-on-Display, KoD, maxCrypto, max.View, memBrain, Mindi, MiWi, MPASM, MPF, MPLAB Certified logo, MPLIB, MPLINK, MultiTRAK, NetDetach, Omniscient Code Generation, PICDEM, PICDEM.net, PICkit, PICtail, PowerSmart, PureSilicon, QMatrix, REAL ICE, RTAX , RTG4, SAM-

Uživatelská příručka

DS50003348C-strana 35

CoreFFT v8.0
ICE, Serial Quad I/O, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher, SuperSwitcher II, Switchtec, SynchroPHY, Total Endurance, Trusted Time, TSHARC, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock, XpressConnect a ZENA jsou ochranné známky společnosti Microchip Technology Incorporated v USA a dalších zemích. SQTP je servisní značka společnosti Microchip Technology Incorporated v USA. Logo Adaptec, Frequency on Demand, Silicon Storage Technology a Symmcom jsou registrované ochranné známky společnosti Microchip Technology Inc. v jiných zemích. GestIC je registrovaná ochranná známka společnosti Microchip Technology Germany II GmbH & Co. KG, dceřiné společnosti Microchip Technology Inc., v jiných zemích. Všechny ostatní ochranné známky uvedené v tomto dokumentu jsou majetkem příslušných společností. © 2022, Microchip Technology Incorporated a její dceřiné společnosti. Všechna práva vyhrazena. ISBN: 978-1-6683-1058-8
Systém managementu kvality
Informace týkající se systémů řízení kvality společnosti Microchip naleznete na adrese www.microchip.com/quality.

Uživatelská příručka

DS50003348C-strana 36

AMERIKY
Firemní kancelář 2355 West Chandler Blvd. Chandler, AZ 85224-6199 Tel: 480-792-7200 Fax: 480-792-7277 Technická podpora: www.microchip.com/support Web Adresa: www.microchip.com Atlanta Duluth, GA Tel: 678-957-9614 Fax: 678-957-1455 Austin, TX Tel: 512-257-3370 Boston Westborough, MA Tel: 774-760-0087 Fax: 774-760-0088 Chicago Itasca, IL Tel: 630-285-0071 Fax: 630-285-0075 Dallas Addison, TX Tel: 972-818-7423 Fax: 972-818-2924 Detroit Novi, MI Tel: 248-848-4000 Houston, TX Tel: 281-894-5983 Indianapolis Noblesville, IN Tel: 317-773-8323 Fax: 317-773-5453 tel: 317-536-2380 Los Angeles Mission Viejo, CA Tel: 949-462-9523 Fax: 949-462-9608 tel: 951-273-7800 Raleigh, NC Tel: 919-844-7510 New York, NY Tel: 631-435-6000 San Jose, CA Tel: 408-735-9110 tel: 408-436-4270 Kanada – Toronto Tel: 905-695-1980 Fax: 905-695-2078

Celosvětový prodej a servis

ASIE/PACIFIK
Austrálie – Sydney Tel: 61-2-9868-6733 Čína – Peking Tel: 86-10-8569-7000 Čína – Chengdu Tel: 86-28-8665-5511 Čína – Chongqing Tel: 86-23-8980-9588 Čína – Dongguan Tel: 86-769-8702-9880 Čína – Guangzhou Tel: 86-20-8755-8029 Čína – Hangzhou Tel: 86-571-8792-8115 Čína – Hong Kong SAR Tel: 852-2943-5100 Tel Čína – Najing : 86-25-8473-2460 Čína – Qingdao Tel: 86-532-8502-7355 Čína – Shanghai Tel: 86-21-3326-8000 Čína – Shenyang Tel: 86-24-2334-2829 Tel: Čína – Shenzhen -86-755-8864 Čína – Suzhou Tel: 2200-86-186-6233 Čína – Wuhan Tel: 1526-86-27-5980 Čína – Xian Tel: 5300-86-29-8833 Čína – Xiamen Tel: 7252-86 -592 Čína – Zhuhai Tel: 2388138-86-756

ASIE/PACIFIK
Indie – Bangalore Tel: 91-80-3090-4444 Indie – Nové Dillí Tel: 91-11-4160-8631 Indie – Pune Tel: 91-20-4121-0141 Japonsko – Osaka Tel: 81-6-6152-7160 Japonsko – Tel. Penang Tel: 81-3-6880-3770 Filipíny – Manila Tel: 82-53-744-4301 Singapur Tel: 82-2-554 Tchaj-wan – Hsin Chu Tel: 7200-60-3-7651 Tchaj-wan – Kaohsiung Tel: 7906- 60-4-227 Tchaj-wan – Taipei Tel: 8870-63-2-634 Thajsko – Bangkok Tel: 9065-65-6334-8870 Vietnam – Ho Chi Minh Tel: 886-3-577-8366

EVROPA
Rakousko – Wels Tel: 43-7242-2244-39 Fax: 43-7242-2244-393 Dánsko – Kodaň Tel: 45-4485-5910 Fax: 45-4485-2829 Finsko – Espoo Tel: 358-9-4520 Francie – Paříž Tel: 820-33-1-69-53-63 Fax: 20-33-1-69-30-90 Německo – Garching Tel: 79-49-8931 Německo – Haan Tel: 9700-49-2129 Německo – Heilbronn Tel: 3766400-49-7131 Německo – Karlsruhe Tel: 72400-49-721 Německo – Mnichov Tel: 625370-49-89-627-144 Fax: 0-49-89-627-144 Německo – Rosenheim Tel: 44 -49-8031-354 Izrael – Ra'anana Tel: 560-972-9-744 Itálie – Milán Tel: 7705-39-0331 Fax: 742611-39-0331 Itálie – Padova Tel: 466781-39-049 Nizozemsko – Drunen Tel: 7625286-31-416 Fax: 690399-31-416 Norsko – Trondheim Tel: 690340-47 Polsko – Varšava Tel: 72884388-48-22 Rumunsko – Bukurešť Tel: 3325737-40-21-407-87 Španělsko – Madrid Tel : 50-34-91-708-08 Fax: 90-34-91-708-08 Švédsko – Gothenberg Tel: 91-46-31-704-60 Švédsko – Stockholm Tel: 40-46-8-5090 Spojené království – Wokingham Tel: 4654-44-118-921 Fax: 5800-44-118-921

Uživatelská příručka

DS50003348C-strana 37

Dokumenty / zdroje

MICROCHIP v8.0 CoreFFT Fourierova transformace [pdfUživatelská příručka
v8.0 CoreFFT Fourierova transformace, v8.0 CoreFFT, Fourierova transformace, transformace

Reference

Uživatelská příručka

v8.0 CoreFFT Fourierova transformace

CoreFFT v8.0

Specifikace

Návod k použití produktu

FFT na místě

Streamování FFT

FAQ

Otázka: Jaké velikosti transformace jsou podporovány?

Otázka: Jaký je formát vstupních dat?

Otázka: Podporuje CoreFFT dopřednou a inverzní FFT?
operacích?

Dokumenty / zdroje

Reference

Zanechte komentář

Zrušit odpověď

v8.0 CoreFFT Fourierova transformace

CoreFFT v8.0

Specifikace

Návod k použití produktu

FFT na místě

Streamování FFT

FAQ

Otázka: Jaké velikosti transformace jsou podporovány?

Otázka: Jaký je formát vstupních dat?

Otázka: Podporuje CoreFFT dopřednou a inverzní FFT? operacích?

Dokumenty / zdroje

Reference

Související příspěvky

Zanechte komentář

Zrušit odpověď

Otázka: Podporuje CoreFFT dopřednou a inverzní FFT?
operacích?