MICROCHIP v2.3 Gen 2 Device Controller

Zavedení

Zeptejte se

Tato generická cvičná IP CoreRxIODBitAlign se používá v bloku převodů IO v cestě Rx pro zarovnání bitů nezávisle na použitých datech nebo protokolu. CoreRxIODBitAlign umožňuje upravit zpoždění v datové cestě vzhledem k hodinové cestě.

Souhrn CoreRxIODBitAlign

Jádro Verze	Tento dokument se vztahuje na CoreRxIODBitAlign v2.3
Podporované zařízení	CoreRxIODBitAlign podporuje následující rodiny:
Rodiny	• PolarFire® SoC
	• PolarFire
	Poznámka: Pro další informace navštivte stránka produktu
Podporovaný tok nástrojů	Vyžaduje Libero® SoC v12.0 nebo novější vydání
Podporovaná rozhraní	—
Licencování	CoreRxIODBitAlign nevyžaduje licenci
Pokyny k instalaci	CoreRxIODBitAlign musí být nainstalován do IP katalogu softwaru Libero SoC automaticky prostřednictvím funkce aktualizace IP katalogu v softwaru Libero SoC nebo je ručně stažen z katalogu. Jakmile je jádro IP nainstalováno v katalogu IP softwaru Libero SoC, je nakonfigurováno, vygenerováno a vytvořeno v rámci SmartDesign pro zahrnutí do projektu Libero.
Využití zařízení a Výkon	Souhrn informací o využití a výkonu pro CoreRxIODBitAlign je uveden v 8. Využití zařízení a Performování

CoreRxIODBitAlign Informace protokolu změn

Tato část poskytuje komplexní přehledview nově začleněných funkcí, počínaje nejnovější verzí. Další informace o vyřešených problémech naleznete v části 7. Vyřešené problémy.

CoreRxIODBitAlign v2.3	Co je? Nový                   • Aktualizováno pro tréninkový mechanismus založený na MIPI
CoreRxIODBitAlign v2.2	Co je nového        • Přidáno klepnutí levého a pravého oka zpožďuje informace v horním modulu

Vlastnosti

Zeptejte se

CoreRxIODBitAlign má následující funkce:

• Podporuje zarovnání bitů s různými šířkami oka 1–7
• Podporuje různé režimy Fabric Double Data Rate (DDR) 2/4/3p5/5
• Podporuje mechanismus Skip a Restart/Hold
• Podporuje školení Mobile Industry Processor Interface (MIPI) prostřednictvím signalizace LP Start of Frame
• Podporuje 256 zpoždění klepnutí pro zarovnání bitů

Popis funkce

Zeptejte se

CoreRxIODBitAlign s rozhraním Rx IOD

Zeptejte se

Následující obrázek ukazuje blokové schéma vysoké úrovně CoreRxIODBitAlign.

• Popis se týká CoreRxIODBitAlign podporujícího zařízení PolarFire® a PolarFire SoC.
• CoreRxIODBitAlign provádí školení a je také zodpovědný za propojení zařízení IO Digital (IOD) a IO Gearing (IOG) pro podporu jako dynamický zdroj s úpravou zpoždění pro správné zachycení dat.
• Kompletní průběh tréninkového mechanismu je vysvětlen v části 5. Časové diagramy.
• CoreRxIODBitAlign dynamicky podporuje přidávání nebo odstraňování zpoždění z datové cesty vzhledem k hodinové cestě. Zde rozhraní RX_DDRX_DYN poskytuje ovládací prvky pro CoreRxIODBitAlign pro provádění trénování mezi hodinami a daty přidáním zpoždění klepnutí směrem nahoru. CoreRxIODBitAlign zase pro pozdější review (každého přírůstku zpoždění odbočení), ukládá příznaky stavu zpětné vazby z rozhraní RX_DDRX_DYN.
• CoreRxIODBitAlign pokračuje v trénování pro každý přírůstek klepnutí, dokud rozhraní RX_DDRX_DYN nedosáhne stavu mimo rozsah.
• Nakonec CoreRxIODBitAlign odstraní všechny příznaky stavu zpětné vazby. Tento krok optimalizuje a vypočítá bitové zarovnání dat tak, aby bylo 90 stupňů vystředěno od okrajů hodin.
• Konečná vypočítaná zpoždění odbočení se načtou do rozhraní RX_DDRX_DYN, aby se dokončilo školení bitového zarovnání.
• Funkce podporované tímto CoreRxIODBitAlignem jsou podrobně uvedeny níže.

Dynamický rekvalifikační mechanismus

Zeptejte se

• CoreRxIODBitAlign nepřetržitě monitoruje příznaky stavu zpětné vazby (IOD_EARLY/IOD_LATE) a kontroluje, zda se příznaky přepínají.
• IP nejprve upraví dříve vypočítané odbočky o +/- 4 odbočky ve směru nahoru nebo dolů. I poté, pokud se příznaky přepnou, IP znovu spustí trénování znovu.

Zádržný mechanismus (Zeptejte se)

• Tato funkce se používá, když trénink potřebuje být ve stavu Hold. BIT_ALGN_HOLD je aktivní vstup založený na vysoké úrovni a pro pokračování v trénování je třeba jej potvrdit a zrušit.
• Pro aktivaci této funkce musí být parametr HOLD_TRNG v konfigurátoru nastaven na 1. Tento parametr je standardně nastaven na 0.

Restartovat mechanismus (Zeptejte se)

• Tato funkce se používá k restartování tréninku. Pro restartování tréninku musí být vstup BIT_ALGN_RSTRT aktivován pro jeden hodinový impuls Serial Clock (SCLK).
• Tím se zahájí měkký reset IP, který resetuje BIT_ALGN_DONE na 0 a BIT_ALGN_START na 1.

Přeskočit mechanismus (Zeptejte se)

• Tato funkce se používá, když školení není vyžadováno a kompletní školení lze obejít. BIT_ALGN_SKIP je aktivní vstup na vysoké úrovni a musí být potvrzen, aby bylo možné přeskočit kompletní školení.
• Aby bylo možné tuto funkci aktivovat, musí být parametr SKIP_TRNG v konfigurátoru nastaven na 1. Tento parametr je standardně nastaven na 0.

Školicí mechanismus založený na MIPI (Zeptejte se)

• Aby bylo možné tuto funkci povolit, musí být parametr MIPI_TRNG v konfigurátoru nastaven na 1. Pokud je nastaveno, pak se vstupní port LP_IN přidá k CoreRxIODBitAlign.
• IP detekuje sestupnou hranu vstupního portu LP_IN, což indikuje platný začátek rámce pro zahájení trénování.

Parametry CoreRxIODBitAlign a signály rozhraní

Zeptejte se

Parametry konfiguračního GUI (Zeptejte se)

Pro toto základní vydání neexistují žádné konfigurační parametry.

Porty (Zeptejte se)

Následující tabulka uvádí vstupní a výstupní signály použité při návrhu CoreRxIODBitAlign.

Tabulka 3-1. Vstupní a výstupní signály

Signál	Směr	Šířka portu (bity)	Popis
Hodiny a Resetovat
HEDVÁBÍ	Vstup	1	Látkové hodiny
PLL_LOCK	Vstup	1	Zámek PLL
RESETOVAT	Vstup	1	Aktivní-nízký asynchronní reset
Datová sběrnice a řízení
IOD_EARLY	Vstup	1	Datový oční monitor včasný příznak
IOD_LATE	Vstup	1	Pozdní příznak datového očního monitoru
IOD_ OOR	Vstup	1	Příznak datového očního monitoru mimo dosah pro zpožďovací linku
BIT_ALGN_EYE_IN	Vstup	3	Uživatel nastaví šířku monitoru datového oka
BIT_ALGN_RSRT	Vstup	1	Bit Align Training restart (implementace založená na impulsu) 1— Restart Training 0— Bez restartu Training
BIT_ALGN_CLR_FLGS	Výstup	1	Zrušte včasné nebo pozdní příznaky
BIT_ALGN_LOAD	Výstup	1	Načíst výchozí
BIT_ALGN_DIR	Výstup	1	Zpoždění řádku nahoru nebo dolů směr 1— Nahoru (zvýšení o 1 klepnutí) 0— Dolů (snížení o 1 klepnutí)
BIT_ALGN_MOVE	Výstup	1	Zvyšte zpoždění při pulsu pohybu
BIT_ALIGN_SKIP	Vstup	1	Přeskočení tréninku Bit Align (tvrzení založené na úrovni) 1—Přeskočte trénink a platí pouze tehdy, když je parametr SKIP_TRNG nastaven na 1 0— Trénink musí probíhat jako obvykle
BIT_ALIGN_HOLD	Vstup	1	Tréninkové blokování zarovnání bitů (tvrzení založené na úrovni) 1— Podržte trénink a je platný pouze tehdy, když je parametr HOLD_TRNG nastaven na 1 0— Trénink musí probíhat jako obvykle
BIT_ALIGN_ERR	Výstup	1	Chyba trénování bitového zarovnání (vyhodnocení založené na úrovni) 1— Chyba 0— Žádná chyba
BIT_ALGN_START	Výstup	1	Zahájení tréninku bitového zarovnání (uplatnění založené na úrovni) 1— Spuštěno 0— Nespuštěno
BIT_ALGN_DONE	Výstup	1	Bit Align training hotovo (Úrovně založené tvrzení) 1— Dokončeno 0— Nedokončeno

Signál	Směr	Šířka portu (bity)	Popis
LP_IN	Vstup	1	Trénink rámců založený na MIPI (tvrzení na úrovni) 1— Signál Active-Low se musí projevit jako nízký, aby indikoval začátek rámce a musí se zrušit pouze na konci rámce. 0— Trénink musí probíhat normálně a tento signál musí být vnitřně svázán.
DEM_BIT_ALGN_TAPDLY	Výstup	8	Vypočítané zpoždění TAP a platné, jakmile je BIT_ALGN_DONE nastaveno IP na vysokou hodnotu.
RX_BIT_ALIGN_LEFT_WIN	Výstup	8	Hodnota levého monitoru Data Eye Poznámka: Hodnoty jsou platné pouze tehdy, když je výstup BIT_ALGN_DONE nastaven na 1 a výstup BIT_ALGN_START je nastaven na 0. Pokud je nastaven parametr SKIP_TRNG, vrací 0.
RX_BIT_ALIGN_RGHT_WIN	Výstup	8	Hodnota monitoru Right Data Eye Poznámka: Hodnoty jsou platné pouze tehdy, když je výstup BIT_ALGN_DONE nastaven na 1 a výstup BIT_ALGN_START je nastaven na 0. Pokud je nastaven parametr SKIP_TRNG, vrací 0.

Implementace CoreRxIODBitAlign v Libero Design Suite

Zeptejte se

SmartDesign (Zeptejte se)

• CoreRxIODBitAlign je předinstalovaný v prostředí návrhu nasazení SmartDesign IP. Následující obrázek ukazuje exampsoubor vytvořeného souboru CoreRxIODBitAlign.
• Jádro se konfiguruje pomocí konfiguračního okna v SmartDesignu, jak je znázorněno na obrázku 4-2.
• Další informace o použití SmartDesignu k vytváření instancí a generování jader viz Uživatelská příručka SmartDesign.

Konfigurace CoreRxIODBitAlign v SmartDesign (Zeptejte se)

• Jádro se konfiguruje pomocí konfiguračního GUI v rámci SmartDesign, jak je znázorněno na následujícím obrázku.

Simulační toky (Zeptejte se)

• Uživatelský testbench pro CoreRxIODBitAlign je součástí všech verzí.
• Chcete-li spustit simulace, proveďte následující krok: vyberte tok User Testbench v SmartDesignu a poté klikněte na Uložit a generovat v podokně Generovat.
• Uživatelská testovací plocha se vybírá prostřednictvím konfiguračního grafického rozhraní základní testovací plochy. Když SmartDesign vygeneruje projekt Libero® SoC, nainstaluje uživatelský testbench files.
• Chcete-li spustit uživatelský testbench, nastavte kořen návrhu na instanci CoreRxIODBitAlign v podokně hierarchie návrhu Libero SoC a poté klikněte na Simulation v okně Libero SoC Design Flow.
• To vyvolá ModelSim® a automaticky spustí simulaci.
• Následující obrázek ukazuje example simulačního subsystému. Pro simulaci používá komponenty IOG_IOD DDRX4 a DDTX4 v režimu zpětné smyčky s CoreRxIODBitAlign.
• Zde jsou generovaná PRBS data přenášena DDTX4 sériově do DDRX4 a nakonec je PRBS checker použit ke kontrole integrity dat po dokončení školení.

Syntéza v Libero SoC (Zeptejte se)

• Chcete-li spustit syntézu s konfigurací vybranou v konfiguračním GUI, nastavte odpovídajícím způsobem kořen návrhu. V části Implement Design na kartě Design Flow klikněte pravým tlačítkem na Synthesize a klikněte na Run.

Místo a trasa v Libero SoC (Zeptejte se)

• Po správném nastavení kořene návrhu a spuštění Synthesis. V části Implementovat návrh na kartě Tok návrhu klikněte pravým tlačítkem na Umístit a trasa a poté na Spustit.

Systémová integrace (Zeptejte se)

• Tato část naznačuje, jak usnadnit integraci CoreRxIODBitAlign.
• Použitý Rx/Tx IOG podporuje četné vstupní a výstupní režimy. Tato data a taktovací frekvence mohou být pomalejší a v některých případech rychlejší, na základě konečné charakterizace křemíku.
• Následující tabulka uvádí data a takt.

Tabulka 4-1. Rychlost dat a hodin

Režim IOG	Směr	Převodový poměr	Očekávaná maximální rychlost I/O	IO Hodiny Hodnotit	Jádro Hodiny Hodnotit	Typ dat
DDRX4	Vstup	8:1	1600 Mbps	800 MHz	200 MHz	DDR

Následující obrázek ukazuje exampsoubor integrace subsystému CoreRXIODBitAlign.

• Předchozí subsystém používá pro simulaci komponentu IOG_IOD DDRX4 a DDTX4 v režimu Loopback s CoreRxIODBitAlign. Zde jsou generovaná PRBS data přenášena pomocí IOG_IOD_DDRTX4_0 sériově do IOG_IOD_DDRX4_PF_0.
• CoreRxIODBitAlign provádí trénování (BIT_ALIGN_START nastaveno na 1, BIT_ALIGN_DONE nastaveno na 0) s komponentou IOG_IOD_DDRX4_PF_0 a nakonec, jakmile je trénování dokončeno (BIT_ALIGN_START nastaveno na 0, BIT_ALIGN_DONE nastaveno na 1) se použije kontrola integrity dat PRBS.

Testbench (Zeptejte se)

• K ověření a testování CoreRxIODBitAlign se používá jednotný testbench nazývaný uživatelský testbench.

User Testbench (Zeptejte se)

• Uživatelský testbench je součástí vydání CoreRxIODBitAlign, který ověřuje několik funkcí CoreRxIODBitAlign. Následující obrázek ukazuje uživatelský testbench CoreRxIODBitAlign.
• Jak je znázorněno na předchozím obrázku, uživatelská testovací plocha se skládá z Microchip DirectCore CoreRxIODBitAlign DUT, PRBS_GEN, PRBS_CHK, CCC, IOG_IOD_TX a IOG_IOD_RX pro ověření v režimu Loopback.
• Když jsou hodiny stabilní, obvod CCC (Clock Conditioning Circuit) řídí CORE_CLK a IO_CLK.
• PRBS_GEN přenese paralelní data do IOG_IOD_TX a poté IOG_ID_RX přijme sériová data paralelně.
• CoreRxIODBitAlign DUT provádí trénování se signály IOD_CTRL. Po dokončení trénování je blok PRBS_CHK povolen pro kontrolu integrity dat z bloku IOG_IOD_RX.
• Důležité: Uživatelský testbench podporuje pouze pevnou konfiguraci.

Časové diagramy

(Zeptejte se)

• Tato část popisuje časový diagram CoreRxIODBitAlign.

CoreRxIODBitAlign tréninkový časový diagram (Zeptejte se)

• Následující časový diagram je příkladample tréninkové sekvence s následujícími parametry.
• CoreRxIODBitAlign funguje na základě Fabric clock nebo SCLK, nebo OUT2_FABCLK_* z CCC nebo PLL komponenty a použitá komponenta PF_IOD_GENERIC_RX IOD funguje na základě OUT*_HS_IO_CLK_* nebo Bank clock nebo BCLK pro bitové zarovnání. Zde komponenta PF_IOD_GENERIC_RX IOD přijímá sériová data pro bitové zarovnání. NapřampPokud je požadovaná rychlost přenosu dat 1000 Mbps v režimu DDRx4 Fabric, pak OUT2_FABCLK_0 nebo SCLK musí být řízeny z PLL nebo CCC komponenty jako 125 MHz a OUT0_HS_IO_CLK_0 nebo BCLK do PF_IOD_GENERIC_RX musí být 500 MHz.
• CoreRxIODBitAlign zahájí trénování, jakmile je PLL_LOCK stabilní a vysoko nastavená. Poté začne trénování nastavením BIT_ALGN_START na vysokou a BIT_ALGN_DONE na nízkou úroveň a poté nastaví výstup BIT_ALGN_LOAD pro načtení výchozího nastavení v komponentě PF_IOD_GENERIC_RX. BIT_ALGN_CLR_FLGS se používá k vymazání příznaků IOD_EARLY, IOD_LATE a BIT_ALGN_OOR.
• CoreRxIODBitAlign pokračuje s BIT_ALGN_MOVE následovaným BIT_ALGN_CLR_FLGS pro každé TAP a zaznamenává příznaky IOD_EARLY a IOD_LATE. Jakmile je BIT_ALGN_OOR komponentou PF_IOD_GENERIC_RX nastaveno vysoko, CoreRxIODBitAlign smaže zaznamenané příznaky EARLY a LATE a najde optimální příznaky Early a Late pro výpočet požadovaných zpoždění TAP pro hodiny a zarovnání datových bitů.
• CoreRxIODBitAlign načte vypočítaná zpoždění TAP a sníží BIT_ALGN_START na nízkou a BIT_ALGN_DONE na vysokou, aby indikovalo dokončení školení.
• CoreRxIODBitAlign dynamicky pokračuje v přetrénování, pokud detekuje hlučnou zpětnou vazbu IOD_EARLY nebo IOD_LATE z komponenty PF_IOD_GENERIC_RX. Zde je BIT_ALGN_DONE resetován a snížen na nízkou úroveň a BIT_ALGN_START je znovu nastaven na vysokou hodnotu pomocí CoreRxIODBitAlign, aby indikoval restart tréninku. Čítač časového limitu, když dosáhne podmínky časového limitu, potvrdí BIT_ALGN_ERR na konci tréninku.
• CoreRxIODBitAlign také poskytuje mechanismus restartu pro koncového uživatele, aby v případě potřeby restartoval trénink. Vstup BIT_ALGN_RSRTT je aktivní - např. vysoký impuls musí být buzen vysokoample, osm hodin.
• Zde je BIT_ALGN_DONE resetován a snížen na nízkou hodnotu a BIT_ALGN_START je znovu nastaven na vysokou hodnotu pomocí CoreRxIODBitAlign, což znamená nový začátek tréninku.
• CoreRxIODBitAlign také poskytuje přidržovací mechanismus pro držení tréninku uprostřed. Zde musí být parametr HOLD_TRNG nastaven na 1 a poté CoreRxIODBitAlign použije vstup BIT_ALGN_HOLD a musí uplatňovat aktivní-vysokou úroveň, dokud nebude vyžadovat, aby CoreRxIODBitAlign udržel trénování a poté pokračuje v trénování, jakmile je vstup BIT_ALGN_HOLD snížen na nízkou úroveň.

Další reference

(Zeptejte se)

• Tato část obsahuje seznam dalších informací.
• Aktualizace a další informace o softwaru, zařízeních a hardwaru naleznete na stránkách duševního vlastnictví na webu Microchip FPGA jádra duševního vlastnictví.

Známé problémy a náhradní řešení (Zeptejte se)

• V CoreRxIODBitAlign v2.3 nejsou žádná známá omezení ani zástupná řešení.

Ukončené funkce a zařízení (Zeptejte se)

• V CoreRxIODBitAlign v2.3 nejsou žádné ukončené funkce a zařízení.

Vyřešené problémy

(Zeptejte se)

• V následující tabulce jsou uvedeny všechny vyřešené problémy pro různá vydání CoreRxIODbitAlign.

Tabulka 7-1. Vyřešené problémy

Uvolnění	Popis
2.3	V této verzi v2.3 nejsou žádné vyřešené problémy
2.2	V této verzi v2.2 nejsou žádné vyřešené problémy
1.0	Počáteční vydání

Využití a výkon zařízení

(Zeptejte se)

Makro CoreRxIODBitAlign je implementováno v rodinách uvedených v následující tabulce.

Tabulka 8-1. Využití a výkon zařízení

Zařízení Podrobnosti		FPGA Zdroje			Výkon (MHz)
Rodina	Zařízení	DFF	LUT	Logika Prvky	HEDVÁBÍ
PolarFire®	MPF300TS	788	1004	1432	261
PolarFire SoC	MPF250TS	788	1004	1416	240

• Důležité: The údaje v předchozí tabulce jsou dosaženy pomocí Libero® SoC v2023.2.
• Data v předchozí tabulce jsou dosažena pomocí typického nastavení syntézy a rozložení.
• Následující konfigurační parametry GUI nejvyšší úrovně byly upraveny z jejich výchozích hodnot.
• Výchozí hodnoty jsou následující:
  • SKIP_TRNG = 1
  • HOLD_TRNG = 1
  • MIPI_TRNG = 1
  • DEM_TAP_WAIT_CNT_WIDTH = 3
• Níže jsou uvedena omezení hodin používaná k dosažení čísel výkonu:
  • SCLK = 200 MHz
  • Rychlostní třída = -1
• Propustnost se vypočítá následovně: (bitová šířka/počet cyklů) × taktovací frekvence (výkon).

Historie revizí

(Zeptejte se)

Historie revizí popisuje změny, které byly v dokumentu implementovány. Změny jsou uvedeny podle revizí, počínaje nejnovější publikací.

Tabulka 9-1. Historie revizí

Revize	Datum	Popis
B	02/2024	Níže je uveden seznam změn v revizi B dokumentu: • Aktualizováno pro CoreRxIODBitAlign v2.3 • V části Úvod byly přidány informace protokolu změn • Aktualizováno 8. Sekce Využití a výkon zařízení • Přidána sekce 7. Vyřešené problémy
A	03/2022	Níže je uveden seznam změn v revizi A dokumentu: • Dokument byl migrován do šablony Microchip • Číslo dokumentu bylo změněno z 50200861 na DS50003255
3	—	Níže je uveden seznam změn v revizi 3 dokumentu: • Aktualizováno pro CoreRxIODBitAlign v2.2. • Aktualizována uživatelská příručka pro signály levého a pravého datového oka v horní části. Další informace viz Obrázek 2-1 a 3.2. Porty.
2	—	Níže je uveden seznam změn v revizi 2 dokumentu: • Aktualizováno pro CoreRxIODBitAlign v2.1. • Aktualizováno: 2. Popis funkce a 5. Časové diagramy.
1	—	Revize 1.0 byla první publikací tohoto dokumentu. Vytvořeno pro CoreRxIODBitAlign v2.0.

Podpora Microchip FPGA

• Skupina produktů Microchip FPGA podporuje své produkty různými podpůrnými službami, včetně zákaznických služeb, zákaznického centra technické podpory, a webmísto a celosvětové prodejní kanceláře.
• Zákazníkům se doporučuje, aby před kontaktováním podpory navštívili online zdroje Microchip, protože je velmi pravděpodobné, že jejich dotazy již byly zodpovězeny.
• Kontaktujte středisko technické podpory prostřednictvím webmísto na www.microchip.com/support. Zmínit
• Číslo dílu zařízení FPGA, vyberte příslušnou kategorii pouzdra a nahrajte design files při vytváření případu technické podpory.
• Obraťte se na zákaznický servis pro netechnickou podporu produktu, jako je cena produktu, aktualizace produktu, informace o aktualizaci, stav objednávky a autorizace.
• Ze Severní Ameriky volejte 8002621060
• Ze zbytku světa volejte 6503184460
• Fax odkudkoli na světě, 6503188044 XNUMX XNUMX

Informace o mikročipu

Mikročip Webmísto

• Microchip poskytuje online podporu prostřednictvím našeho webmísto na www.microchip.com/. Tento webmísto se používá k výrobě files a informace snadno dostupné zákazníkům. Některý dostupný obsah zahrnuje:
• Podpora produktu – Technické listy a errata, aplikační poznámky a sampprogramy, zdroje návrhů, uživatelské příručky a dokumenty podpory hardwaru, nejnovější verze softwaru a archivovaný software
• Obecná technická podpora – Často kladené otázky (FAQ), požadavky na technickou podporu, online diskusní skupiny, seznam členů programu Microchip design partnera
• Obchod s mikročipem – Průvodce pro výběr produktů a objednávky, nejnovější tiskové zprávy Microchip, seznam seminářů a akcí, seznamy prodejních kanceláří Microchip, distributorů a zástupců továren

Služba upozornění na změnu produktu

• Služba oznamování změn produktů společnosti Microchip pomáhá zákazníkům udržovat aktuální informace o produktech společnosti Microchip.
• Předplatitelé obdrží e-mailová upozornění, kdykoli dojde ke změnám, aktualizacím, revizím nebo chybám souvisejícím s konkrétní řadou produktů nebo vývojovým nástrojem, který je zajímá.
• Chcete-li se zaregistrovat, přejděte na www.microchip.com/pcn a postupujte podle pokynů k registraci.

Zákaznická podpora

• Uživatelé produktů Microchip mohou získat pomoc prostřednictvím několika kanálů:
• Distributor nebo zástupce
• Místní prodejní kancelář
• Embedded Solutions Engineer (ESE)
• Technická podpora
• Zákazníci by měli kontaktovat svého distributora, zástupce nebo ESE se žádostí o podporu. Zákazníkům jsou k dispozici také místní prodejní kanceláře. Seznam prodejních kanceláří a míst je součástí tohoto dokumentu.
• Technická podpora je k dispozici prostřednictvím webmísto na: www.microchip.com/support

Funkce ochrany kódem zařízení Microchip

• Poznámka následující podrobnosti o funkci ochrany kódem na produktech Microchip.
• Produkty Microchip splňují specifikace obsažené v jejich konkrétním datovém listu Microchip.
• Společnost Microchip věří, že její řada produktů je bezpečná, pokud se používají zamýšleným způsobem, v rámci provozních specifikací a za normálních podmínek.
• Microchip si cení a agresivně chrání svá práva duševního vlastnictví. Pokusy o porušení funkcí ochrany kódu produktů Microchip jsou přísně zakázány a mohou porušovat zákon Digital Millennium Copyright Act.
• Společnost Microchip ani žádný jiný výrobce polovodičů nemůže zaručit bezpečnost svého kódu. Ochrana kódem neznamená, že garantujeme, že produkt je „nerozbitný“.
• Ochrana kódu se neustále vyvíjí. Společnost Microchip se zavázala neustále zlepšovat funkce ochrany kódu našich produktů.

Právní upozornění

• Tato publikace a zde uvedené informace mohou být použity pouze s produkty Microchip, včetně návrhu, testování a integrace produktů Microchip s vaší aplikací. Použití těchto informací jakýmkoli jiným způsobem porušuje tyto podmínky. Informace týkající se aplikací zařízení jsou poskytovány pouze pro vaše pohodlí a mohou být nahrazeny aktualizacemi. Je vaší odpovědností zajistit, aby vaše aplikace splňovala vaše specifikace. Obraťte se na místní obchodní zastoupení Microchip pro další podporu nebo získejte další podporu na www.microchip.com/en-us/support/design-help/client-support-services.
• TYTO INFORMACE POSKYTUJE SPOLEČNOST MICROCHIP „TAK JAK JSOU“. MICROCHIP NEPOSKYTUJE ŽÁDNÁ PROHLÁŠENÍ ANI ZÁRUKY JAKÉHOKOLI DRUHU, AŤ UŽ VÝSLOVNÉ ČI PŘEDPOKLÁDANÉ, PÍSEMNÉ NEBO ÚSTNÍ, ZÁKONNÉ NEBO JINÉ, TÝKAJÍCÍ SE INFORMACÍ VČETNĚ, ALE NE OMEZENÍ, JAKÝCHKOLI PŘEDPOKLÁDANÝCH ZÁRUK, ZÁRUK NEPORUŠENÍ TNCH OBCHODU KONKRÉTNÍ ÚČEL NEBO ZÁRUKY VZTAHUJÍCÍ SE K JEHO STAVU, KVALITĚ NEBO VÝKONU.
• V ŽÁDNÉM PŘÍPADĚ NEBUDE MICROCHIP ODPOVĚDNÁ ZA ŽÁDNÉ NEPŘÍMÉ, ZVLÁŠTNÍ, TRESTNÉ, NÁHODNÉ NEBO NÁSLEDNÉ ZTRÁTY, ŠKODY, NÁKLADY NEBO NÁKLADY JAKÉHOKOLI DRUHU, JAKKOLI SOUVISEJÍCÍ S INFORMACÍ NEBO JEJICH POUŽITÍM, JAKKOLI BY BYLO UVEDENO, JAK BY BYLO ZPŮSOBeno, MOŽNOST NEBO ŠKODY JSOU PŘEDVÍDAJÍCÍ. CELKOVÁ ODPOVĚDNOST SPOLEČNOSTI MICROCHIP ZA VŠECHNY NÁROKY SOUVISEJÍCÍ S INFORMACÍ NEBO JEJICH POUŽITÍM NEPŘEKROČÍ V NEJVYŠŠÍM ROZSAHU POVOLENÉM ZÁKONEM, KTERÉ JSTE ZA INFORMACE ZAPLATILI PŘÍMO SPOLEČNOSTI MICROCHIP.
• Použití zařízení Microchip v aplikacích na podporu života a/nebo v bezpečnostních aplikacích je zcela na riziko kupujícího a kupující souhlasí s tím, že bude Microchip bránit, odškodnit a chránit před jakýmikoli škodami, nároky, žalobami nebo výdaji vyplývajícími z takového použití. Žádné licence nejsou poskytovány, implicitně ani jinak, v rámci jakýchkoli práv duševního vlastnictví společnosti Microchip, pokud není uvedeno jinak.

ochranné známky

• Název a logo Microchip, logo Microchip, Adaptec, AVR, logo AVR, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LANCheck, LinkMD, maxXTouch MediaLB, megaAVR, Microsemi, logo Microsemi, MOST, logo MOST, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, logo PIC32, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, Logo SST, SuperFlash, Symmetricom , SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron a XMEGA jsou registrované ochranné známky společnosti Microchip Technology Incorporated v USA a dalších zemích.
• AgileSwitch, ClockWorks, The Embedded Control Solutions Company, EtherSync, Flashtec, Hyper Speed ​​Control, HyperLight Load, Libero, motorová lavice, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, logo ProASIC Plus, Quiet-Wire, SmartFusion, SyncWorld , TimeCesium, TimeHub, TimePictra, TimeProvider a ZL jsou registrované ochranné známky společnosti Microchip Technology Incorporated v USA
• Přilehlé potlačení klíče, AKS, Analog-for-the-Digital Age, Libovolný kondenzátor, AnyIn, AnyOut, Augmented Switching, BlueSky, BodyCom, Clockstudio, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoCompanion, CryptoCompanion, CryptoCDEM Average, MatdsPI , DAM, ECAN, Espresso T1S, EtherGREEN, EyeOpen, GridTime, IdealBridge, IGaT, In-Circuit Serial Programming, ICSP, INICnet, Intelligent Paralleling, IntelliMOS, Inter-Chip Connectivity, JitterBlocker, Knob-on-Display, MaxCpginLink, max. maxView, membrána, Mindi, MiWi, MPASM, MPF, logo MPLAB Certified, MPLIB, MPLINK, mSiC, MultiTRAK, NetDetach, Omniscient Code Generation, PICDEM, PICDEM.net, PICkit, PICtail, Power MOS IV, Power MOS 7, PowerSmart, PureSilicon , QMatrix, REAL ICE, Ripple Blocker, RTAX, RTG4, SAM-ICE, Serial Quad I/O,
• jednoduchá mapa, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher, SuperSwitcher II, Switchtec, SynchroPHY, Total Endurance, Trusted Time, TSHARC, Turing, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock,
• XpressConnect a ZENA jsou ochranné známky společnosti Microchip Technology Incorporated v USA a dalších zemích.
• SQTP je servisní značka společnosti Microchip Technology Incorporated v USA
• Logo Adaptec, Frequency on Demand, Silicon Storage Technology a Symmcom jsou registrované ochranné známky společnosti Microchip Technology Inc. v jiných zemích.
• GestIC je registrovaná ochranná známka společnosti Microchip Technology Germany II GmbH & Co. KG, dceřiné společnosti Microchip Technology Inc., v jiných zemích.
• Všechny ostatní ochranné známky uvedené v tomto dokumentu jsou majetkem příslušných společností.
• © 2024, Microchip Technology Incorporated a její dceřiné společnosti. Všechna práva vyhrazena.
• ISBN: 9781668339879

Systém managementu kvality

• Informace týkající se systémů řízení kvality společnosti Microchip naleznete na adrese www.microchip.com/quality.

Celosvětový prodej a servis

AMERIKY	ASIE/PACIFIK	ASIE/PACIFIK	EVROPA
Firemní Kancelář 2355 West Chandler Blvd. Chandler, AZ 85224-6199 tel: 480-792-7200 Fax: 480-792-7277 Technická podpora: www.microchip.com/support Web Adresa: www.microchip.com Atlanta Duluth, GA tel: 678-957-9614 Fax: 678-957-1455 Austin, TX tel: 512-257-3370 Boston Westborough, MA Tel: 774-760-0087 Fax: 774-760-0088 Chicago Itasca, IL tel: 630-285-0071 Fax: 630-285-0075 Dallas Addison, TX tel: 972-818-7423 Fax: 972-818-2924 Detroit Novi, MI tel: 248-848-4000 Houston, TX tel: 281-894-5983 Indianapolis Noblesville, IN Tel: 317-773-8323 Fax: 317-773-5453 tel: 317-536-2380 Los Angeles Mission Viejo, CA Tel: 949-462-9523 Fax: 949-462-9608 tel: 951-273-7800 Raleigh, NC tel: 919-844-7510 Nový York, NY tel: 631-435-6000 San jose, CA tel: 408-735-9110 tel: 408-436-4270 Kanada – Toronto tel: 905-695-1980 Fax: 905-695-2078	Austrálie – Sydney Tel: 61-2-9868-6733 Čína – Peking Tel: 86-10-8569-7000 Čína – Čcheng-tu Tel: 86-28-8665-5511 Čína – Chongqing Tel: 86-23-8980-9588 Čína – Dongguan Tel: 86-769-8702-9880 Čína – Guangzhou Tel: 86-20-8755-8029 Čína – Chang-čou Tel: 86-571-8792-8115 Čína – Hong Kong SAR Tel: 852-2943-5100 Čína – Nanjing Tel: 86-25-8473-2460 Čína – Čching-tao Tel: 86-532-8502-7355 Čína – Šanghaj Tel: 86-21-3326-8000 Čína – Shenyang Tel: 86-24-2334-2829 Čína – Shenzhen Tel: 86-755-8864-2200 Čína – Suzhou Tel: 86-186-6233-1526 Čína – Wuhan Tel: 86-27-5980-5300 Čína – Xian Tel: 86-29-8833-7252 Čína – Xiamen Tel: 86-592-2388138 Čína – Zhuhai Tel: 86-756-3210040	Indie – Bangalore Tel: 91-80-3090-4444 Indie – Nové Dillí Tel: 91-11-4160-8631 Indie – Pune Tel: 91-20-4121-0141 Japonsko – Ósaka Tel: 81-6-6152-7160 Japonsko – Tokio Tel: 81-3-6880- 3770 Korea – Daegu Tel: 82-53-744-4301 Korea – Soul Tel: 82-2-554-7200 Malajsie – Kuala Lumpur Tel: 60-3-7651-7906 Malajsie – Penang Tel: 60-4-227-8870 Filipíny – Manila Tel: 63-2-634-9065 Singapur Tel: 65-6334-8870 Tchaj-wan – Hsin Chu Tel: 886-3-577-8366 Tchaj-wan – Kaohsiung Tel: 886-7-213-7830 Tchaj -wan - Tchaj -pej Tel: 886-2-2508-8600 Thajsko – Bangkok Tel: 66-2-694-1351 Vietnam – Ho Či Min Tel: 84-28-5448-2100	Rakousko – Wels Tel: 43-7242-2244-39 Fax: 43-7242-2244-393 Dánsko – Kodaň Tel: 45-4485-5910 Fax: 45-4485-2829 Finsko – Espoo Tel: 358-9-4520-820 Francie – Paříž Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79 Německo – garching Tel: 49-8931-9700 Německo – Haan Tel: 49-2129-3766400 Německo – Heilbronn Tel: 49-7131-72400 Německo – Karlsruhe Tel: 49-721-625370 Německo – Mnichov Tel: 49-89-627-144-0 Fax: 49-89-627-144-44 Německo – Rosenheim Tel: 49-8031-354-560 Izrael – Ra'anana Tel: 972-9-744-7705 Itálie – Milán Tel: 39-0331-742611 Fax: 39-0331-466781 Itálie – Padova Tel: 39-049-7625286 Nizozemsko – Drunen Tel: 31-416-690399 Fax: 31-416-690340 Norsko – Trondheim Tel: 47-72884388 Polsko – Varšava Tel: 48-22-3325737 Rumunsko – Bukurešť Tel: 40-21-407-87-50 Španělsko - Madrid Tel: 34-91-708-08-90 Fax: 34-91-708-08-91 Švédsko – Göteborg Tel: 46-31-704-60-40 Švédsko – Stockholm Tel: 46-8-5090-4654 Velká Británie – Wokingham Tel: 44-118-921-5800 Fax: 44-118-921-5820

Dokumenty / zdroje

MICROCHIP v2.3 Gen 2 Device Controller [pdfUživatelská příručka v2.3, v2.2, v2.3 Gen 2 Device Controller, v2.3, Gen 2 Device Controller, Device Controller, Controller

Reference

• Uživatelská příručka