MICROCHIP Synopsys Synplify Pro ME

Specifikace

• Název produktu: Synopsys Synplify
• Typ produktu: Logic Synthesis Tool
• Podporovaná zařízení: FPGA a CPLD
• Podporované jazyky: Verilog a VHDL
• Další funkce: Průzkumník FSM, FSM viewehm, re-timing registru, Gated clock konverze

Návod k použití produktu

Nadview
Synopsys Synplify je nástroj pro logickou syntézu navržený pro zařízení FPGA a CPLD. Přijímá vstup na vysoké úrovni v jazycích Verilog a VHDL a převádí návrhy na malé a vysoce výkonné netlisty

Vstup návrhu
Napište svůj návrh ve Verilog nebo VHDL pomocí standardní syntaxe.

Proces syntézy
Ke spuštění procesu syntézy na vašem návrhu použijte Synplify nebo Synplify Pro. Nástroj optimalizuje návrh pro cílové zařízení FPGA nebo CPLD.

Ověření výstupu
Po syntéze nástroj generuje netlisty VHDL a Verilog.
Tyto netlisty můžete simulovat, abyste si ověřili funkčnost svého návrhu.

FAQ

Co dělá Synplify?
Synplify a Synplify Pro jsou nástroje pro logickou syntézu pro zařízení FPGA a CPLD. Synplify Pro nabízí pokročilé funkce pro správu a optimalizaci složitých FPGA.

Úvod do Synopsys Synplify (Zeptejte se)

Tento dokument poskytuje odpovědi na často kladené otázky (FAQ) související s nástrojem Synopsys® Synplify® a jeho integrací s Libero® SoC Design Suite společnosti Microchip. Tento dokument pokrývá témata, jako je licencování, chybové zprávy a optimalizace syntézy. Tento dokument má uživatelům pomoci efektivně využívat Synplify pro návrhy FPGA. Vysvětluje podporované jazyky HDL, licenční požadavky a jak řešit běžné problémy. Kromě toho se dokument zabývá konkrétními dotazy týkajícími se odvození RAM, atributů, direktiv a technik pro zlepšení oblasti návrhu a kvality výsledků.

• Co dělá Synplify? (Zeptejte se)
  Produkty Synplify a Synplify Pro jsou nástroje pro logickou syntézu pro Field Programmable Gate Array (FPGA) a Complex Programmable Logic Device (CPLD). Nástroj Synplify Pro je pokročilou verzí nástroje Synplify s mnoha dalšími funkcemi pro správu a optimalizaci složitých FPGA. Některé další funkce dostupné v Synplify Pro jsou průzkumník Finite State Machine (FSM), FSM viewehm, zaregistrujte přečasování a převod hradlových hodin.
  Tyto nástroje přijímají vstup na vysoké úrovni, napsaný v průmyslových standardních jazycích pro popis hardwaru (Verilog a VHDL) a využívající algoritmy Synplicity Behavior Extracting Synthesis Technology (BEST). Převádějí návrhy do malých a vysoce výkonných designových netlistů pro oblíbené dodavatele technologií. Nástroje píší netlisty VHDL a Verilog po syntéze, kterou lze simulovat pro ověření funkčnosti.
• Který jazyk HDL podporuje Synplify? (Zeptejte se)
  Verilog 95, Verilog 2001, System Verilog IEEE® (P1800) standard, VHDL 2008 a VHDL 93 jsou podporovány v Synplify. Informace o různých jazykových konstrukcích naleznete v referenční příručce Synplify Pro for Microchip Language Support.
• Bude Synplify akceptovat ruční vytváření instancí maker Microchip? (Zeptejte se)
  Ano, Synplify obsahuje vestavěné knihovny maker pro všechna tvrdá makra Microchip včetně logických hradel, čítačů, klopných obvodů a I/O. Tato makra můžete ručně vytvořit ve svých návrzích Verilog a VHDL a Synplify je předá do výstupního netlistu.
• Jak Synplify pracuje s nástroji Microchip? (Zeptejte se)
  Nástroj Synopsys Synplify Pro® Microchip Edition (ME) pro syntézu je integrován do Libero, což vám umožňuje zacílit a plně optimalizovat návrh HDL pro jakékoli zařízení Microchip. Stejně jako u všech ostatních nástrojů Libero můžete Synplify Pro ME spustit přímo z manažera projektu Libero.
  Synplify Pro ME je standardní nabídkou v edicích Libero. Synplify Pro ME se spouští vyvoláním specifického spustitelného souboru v nástroji Libero profile.

Instalace stažení licence (Zeptejte se)

Tato část odpovídá na dotazy týkající se instalace a stahování licence Synplify v Libero.

1. Kde si mohu stáhnout nejnovější verzi Synplify? (Zeptejte se)
   Synplify je součástí stahování Libero a samostatný instalační odkaz je Microchip Direct.
2. Která verze Synplify je vydána s nejnovějším Liberem? (Zeptejte se)
   Seznam verzí Synplify vydaných s Libero naleznete v tématu Synplify Pro® ME.
3. Jak upgraduji na nejnovější verzi Synplify a použiji ji v Liberu
   Projektový manažer? (Zeptejte se)
   Stáhněte a nainstalujte nejnovější verzi Synplify z Microchip nebo Synopsys weba změňte nastavení syntézy v nástroji Libero Project Manager profile z projektu Libero > Profiles menu.
4. Potřebuji ke spuštění Synplify v Liberu samostatnou licenci? (Zeptejte se)
   Ne, všechny licence Libero kromě licence Libero-Standalone zahrnují licenci na software Synplify.
5. Kde a jak získám licenci pro Synplify? (Zeptejte se)
   Chcete-li požádat o bezplatnou licenci, přejděte na Licenční stránku a klikněte na odkaz Software Licenses and Registration System. Zadejte požadované informace, včetně ID svazku vašeho disku C. Ujistěte se, že aplikaci používáte s jednotkou C, i když to není jednotka, na kterou chcete software nainstalovat. Pro placené licence kontaktujte místní prodejní kancelář Microchip.
6. Proč nemohu spustit Synplify v dávkovém režimu? Jakou licenci to vyžaduje? (Zeptejte se)
   Z příkazového řádku přejděte do adresáře, kde je projekt files jsou umístěny a zadejte následující.
   • Pro Libero IDE: synplify_pro -batch -licensetype synplifypro_actel -log synpl.log TopCoreEDAC_syn.prj
   • Pro Libero SoC: synplify_pro -batch -licensetype synplifypro_actel -log synpl.log asdasd_syn.tcl
     Poznámka: Ke spuštění Synplify v dávkovém režimu musíte mít stříbrnou licenci. Vygenerujte si bezplatnou stříbrnou licenci na portálu Microchip.

Proč moje licence Synplify nefunguje? (Zeptejte se)

Postup kontroly fungování licence je následující:

1. Zkontrolujte, zda nevypršela platnost licence.
2. Zkontrolujte, zda LM_LICENSE_FILE je správně nastavena jako proměnná uživatelského prostředí Windows, která ukazuje na umístění Libero License.dat file.
3. Zkontrolujte, zda nástroj Libero IDE profile je nastavena na Synplify Pro a ve vaší licenci je povolena funkce Synplify license file.
4. Hledejte řádek funkcí „synplifypro_actel“ v souboru license.dat file:
   INCREMENT synplifypro_actel snpslmd 2016.09 21. listopadu 2017 nepočítáno \ 4E4905A56595B143FFF4 VENDOR_STRING=^1+S \
   HOSTID=DISK_SERIAL_NUM=ec4e7c14 ISSUED=21-nov-2016 ck=232 \ SN=TK:4878-0:1009744:181759 START=21-nov-2016
5. 5. Po nalezení funkční linie se ujistěte, že HostID je správné pro počítač, který používáte.

Mohu použít licenci Synplify získanou od Microchip (Zeptejte se)
Ne, pokud jste obdrželi licenci Synplify od Microchip, budete moci spustit pouze Synplify ME.

• Je nástroj Synplify Pro Synthesis podporován ve všech licencích Libero? (Zeptejte se)
  Nástroj Synplify Pro Synthesis není podporován ve všech typech licencí. Další informace o licencování naleznete na stránce licencování.

Varování/chybové zprávy (Zeptejte se)

Tato část poskytuje informace o různých chybových zprávách, které se objevují během instalace.

1. Upozornění: Top entita ještě není nastavena! (Zeptejte se)
   Tato varovná zpráva znamená, že Synplify nemohl identifikovat hlavní entitu ve vašem návrhu kvůli složitosti návrhu. Musíte ručně zadat název nejvyšší entity v možnostech implementace Synplify. Následující obrázek ukazuje example. Obrázek 2-1. Přample Chcete-li zadat hlavní název entity
   
2. Upozornění na prořezávání registrů (Zeptejte se) Synplify optimalizuje návrh prořezáváním nepoužívaných, duplicitních registrů, sítí nebo bloků. Množství automatické optimalizace můžete ručně ovládat použitím následujících direktiv:
   • *syn_keep – zajišťuje, že pokud je během syntézy zachován drát, nedojde k žádným optimalizacím napříč drátem. Tato direktiva se obvykle používá k přerušení nežádoucích optimalizací a zajištění ručně vytvářených replikací. Funguje pouze na sítích a kombinační logice.
   • *syn_preserve – zajišťuje, že registry nebudou optimalizovány.
   • *syn_noprune – zajišťuje, že černá skříňka není optimalizována, když její výstupy nejsou používány (to znamená, když její výstupy neřídí žádnou logiku).
   Další informace o řízení optimalizace a dokumentech Synplify najdete v Uživatelské příručce Synplify Pro pro Microchip.
3. @W: FP101 |Návrh má osm vytvořených globálních vyrovnávacích pamětí, ale povolených je pouze šest (Zeptejte se) @W: FP103— Uživatel může použít syn_global_buffers ke zvýšení povolených vyrovnávacích pamětí globálních hodin na maximum 18.
   Upozornění jsou vytvořena, protože Synplify identifikovalo více než šest globálních maker vytvořených v návrhu. Výchozí maximální počet globálních sítí povolených v Synplify je aktuálně nastaven na šest.
   Takže když se nástroj pokusí použít více než šest pro tento návrh, vygeneruje chybu. Výchozí limit můžete ručně zvýšit na osm (až 18 v IGLOO/e, ProASIC3/E a Fusion a až 16 a 2 v závislosti na zařízení SmartFusion 2 a IGLOO XNUMX) přidáním atributu syntézy nazvaného syn_global_buffers.
   Napřampten:
   modul top (clk1, clk2, d1, d2, q1, q2, reset) /* syntéza syn_global_buffers = 8 */; ……neboli architektura chování top je atribut syn_global_buffers : integer; atribut syn_global_buffers of behavior : architektura je 8; ……
   Další informace najdete v uživatelské příručce Synplify Pro for Microchip.
4. Chyba: Profesionálfile pro nástroj Synplify je interaktivní a běžíte v dávkovém režimu: tento nástroj nelze vyvolat (Zeptejte se)
   Ke spuštění Synplify v dávkovém režimu musíte mít stříbrnou licenci. Chcete-li zakoupit stříbrnou licenci, obraťte se na místního obchodního zástupce společnosti Microchip. Musíte zajistit, aby nástroj Libero Synthesis profile je nakonfigurován pro spouštění Synplify v dávkovém režimu, pokud Synplify vyvoláváte z Libera namísto přímo z příkazového řádku. Následující obrázek ukazuje, jak vyvolat Synplify z Libera.
   Obrázek 2-2. Přample pro vyvolání Synplify z uvnitř Libera
   
5. @E: CG103: “C:\PATH\code.vhd”:12:13:12:13|Očekávání výrazu (Zeptejte se)
   @E: CD488: “C:\PATH\code.vhd”:14:11:14:11—EOF v řetězcovém literálu
   Komentář za cokoli jiným než středníkem nebo novým řádkem není ve VHDL povolen. Dvě pomlčky označují začátek komentáře, který kompilátor VHDL ignoruje. Komentář může být na samostatném řádku nebo na konci řádku. Chyba je způsobena komentáři v jiné části kódu VHDL.
6. @E: Interní chyba v m_proasic.exe (Zeptejte se)
   Toto není očekávané chování nástroje. Pro více informací kontaktujte tým podpory Synopsys Synplify nebo tým technické podpory Microchip, pokud nemáte účet podpory Synopsys.
7. Proč můj logický blok po syntéze zmizel? (Zeptejte se) Synplify optimalizuje jakýkoli logický blok, který nemá žádný externí výstupní port.

Atributy/Směrnice (Zeptejte se)

Tato část odpovídá na dotazy týkající se atributů a direktiv.

1. Jak vypnu automatické používání vyrovnávací paměti hodin v Synplify? (Zeptejte se)
   Chcete-li vypnout automatické ukládání hodin do vyrovnávací paměti pro sítě nebo konkrétní vstupní porty, použijte atribut syn_noclockbuf. Chcete-li vypnout automatické ukládání hodin do vyrovnávací paměti, nastavte booleovskou hodnotu na 1 nebo true.
   Tento atribut můžete připojit k pevné architektuře nebo modulu, jehož hierarchie nebude rozpuštěna během optimalizace portu nebo sítě.
   Další informace o použití atributu naleznete v uživatelské příručce Synplify Pro for Microchip.
2. Který atribut se používá pro zachování registrů? (Zeptejte se)
   Direktiva syn_preserve se používá pro zachování registrů. Další informace o tomto atributu naleznete v uživatelské příručce Synplify Pro for Microchip.
3. Podporuje atribut syn_radhardlevel rodiny IGLOO a Fusion? (Zeptejte se)
   Ne, atribut syn_radhardlevel není podporován v rodinách IGLOO® a Fusion.
4. Jak deaktivuji sériovou optimalizaci v Synplify? (Zeptejte se)
   Použijte direktivu syn_preserve k deaktivaci sériové optimalizace v Synplify.
5. Jak mohu přidat atribut do Synplify? (Zeptejte se)

Chcete-li přidat atribut do Synplify, proveďte následující kroky:

1. Spusťte Synplify z projektového manažera Libero.
2. Klikněte na File > Nové > Omezení návrhu FPGA.
3. Klikněte na kartu Atributy v dolní části tabulky.
4. Dvakrát klikněte na kteroukoli buňku atributu v tabulce. Měli byste vidět rozevírací nabídku s mnoha uvedenými atributy. Vyberte kteroukoli z nich a podle toho vyplňte požadovaná pole, jak je znázorněno na následujícím obrázku.
5. Uložit files a po dokončení úlohy zavřete Editor rozsahu.

• Jak vložím vyrovnávací paměť hodin do svého návrhu? (Zeptejte se)
  K vložení vyrovnávací paměti hodin použijte atribut syn_insert_buffer. Nástroj pro syntézu vloží vyrovnávací paměť hodin podle vámi zadaných hodnot specifických pro dodavatele. Atribut lze použít na instance.
  Další informace o použití atributu naleznete v uživatelské příručce Synplify Pro for Microchip.
• Jak mohu zvýšit počet vyrovnávací paměti globálních hodin použitých v mém návrhu? (Zeptejte se)
  Pomocí atributu syn_global_buffers v SCOPE zadejte počet globálních vyrovnávacích pamětí, které mají být použity v návrhu. Je to celé číslo mezi 0 a 18. Další informace o tomto atributu naleznete v uživatelské příručce Synplify Pro for Microchip.
• Existuje nějaký způsob, jak zachovat svou logiku, pokud výstupní porty nejsou použity v mém návrhu? (Zeptejte se)
  Použijte atribut syn_noprune k zachování logiky, pokud nejsou výstupní porty použity v návrhu. Napřample: modul syn_noprune (a,b,c,d,x,y); /* syntéza syn_noprune=1 */;
  Další informace o tomto atributu naleznete v uživatelské příručce Synplify Pro for Microchip.
• Proč syntéza optimalizuje můj vysoký fanout net na hodiny s vyrovnávací pamětí? (Zeptejte se)
  Použijte syn_maxfan k přepsání výchozího (globálního) průvodce fanout pro individuální vstupní port, síť nebo výstup registru. Nastavte výchozí vodítko fanout pro návrh prostřednictvím panelu zařízení v dialogovém okně Možnosti implementace nebo pomocí příkazu set_option -fanout_limit v
  projekt file. Pomocí atributu syn_maxfan zadejte jinou (místní) hodnotu pro jednotlivé I/O.
  Další informace o tomto atributu naleznete v uživatelské příručce Synplify Pro for Microchip.
• Jak mohu použít atribut syn_encoding pro návrh FSM? (Zeptejte se)
  Atribut syn_encoding přepíše výchozí kódování kompilátoru FSM pro stavový stroj.
  Tento atribut se projeví pouze v případě, že je povolen kompilátor FSM. Syn_encoding použijte, když chcete globálně zakázat kompilátor FSM, ale ve vašem návrhu je vybraný počet stavových registrů, které chcete extrahovat. V tomto případě použijte tento atribut se zapnutou direktivou syn_state_machine pouze pro tyto specifické registry.
  Další informace o tomto atributu naleznete v uživatelské příručce Synplify Pro for Microchip.
• Proč Synplify generuje netlist, který překračuje maximální fanout zařízení, což způsobuje selhání kompilace netlistu? (Zeptejte se)
  Makro CC dostupné pro rodiny Antifuse je klopný obvod vytvořený pomocí dvou C-buněk. Síť řídící port CLK nebo CLR makra CC řídí dvě buňky. Pevný limit rozvětvení u určitých sítí nedosahuje požadovaných výsledků, protože nezohledňuje tento efekt zdvojnásobení sítě.
  Zahrnutím atributu syn_maxfan do kódu RTL přinutíte Synplify vygenerovat platný netlist.
  Snižte maximální limit fanout o jednu pro každé CC makro řízené sítí. Napřample, nastavte limit syn_maxfan na 12 pro síť, která řídí CC makra, abyste udrželi fanout na 24 nebo méně.

RAM Inference (Zeptejte se)

Tato část odpovídá na dotazy související s inferencí RAM Synplify pro rodiny produktů Microchip.

1. Které rodiny Microchip podporuje Synplify pro odvození RAM? (Zeptejte se) Synplify podporuje Microchip ProASIC®, ProASIC PLUS®, ProASIC3®, SmartFusion® 2, IGLOO® 2 a
   Rodiny RTG4™ při generování jednoportových i dvouportových RAM.
2. Je odvození RAM ve výchozím nastavení zapnuto? (Zeptejte se)
   Ano, nástroj pro syntézu automaticky odvodí RAM.
3. Jak mohu vypnout odvození RAM v Synplify? (Zeptejte se)
   Použijte atribut syn_ramstyle a nastavte jeho hodnotu na registry.
   Další informace naleznete v referenční příručce Synopsys Synplify Pro for Microchip.
4. Jak přiměju Synplify odvodit vestavěnou RAM/ROM? (Zeptejte se)
   Použijte atribut syn_ramstyle a nastavte jeho hodnotu na block_ram nebo LSRAM a USRAM pro zařízení SmartFusion 2 a IGLOO 2.
   Další informace naleznete v referenční příručce Synopsys Synplify Pro for Microchip.
5. Nemohu zkompilovat existující návrh v novější verzi návrháře. (Zeptejte se)
   Mohlo by dojít ke změně konfigurace RAM/PLL. Obnovte svou RAM/PLL otevřením možností konfigurace jádra z katalogu v Libero Project Manager a znovu syntetizujte, zkompilujte nebo rozvržení.

Oblast nebo kvalita výsledků (Zeptejte se)

Tato část odpovídá na dotazy týkající se oblasti nebo využití kvality pro Synplify.

1. Proč se v nové verzi Synplify zvyšuje využití oblasti? (Zeptejte se)
   Synplify je navržen tak, aby dosahoval lepších výsledků načasování v každé nové verzi. Bohužel, kompromisem je často zvětšení plochy.

Pokud je u návrhu splněn požadavek na načasování a zbývajícím úkolem je umístit návrh do konkrétní matrice, jsou následující metody:

1. Zvyšte limit Fanout, abyste snížili replikaci vyrovnávací paměti.
2. Změňte globální nastavení frekvence, abyste zmírnili požadavky na časování.
3. Chcete-li optimalizovat návrh, zapněte sdílení zdrojů (specifické pro návrh).

Jaký druh techniky zlepšování oblasti je k dispozici v Synplify?  (Zeptejte se) Proveďte následující techniky ke zlepšení oblasti v Synplify:

1. Při nastavování možností implementace zvyšte limit fanout. Vyšší limit znamená méně replikované logiky a méně vyrovnávacích pamětí vložených během syntézy a následně menší oblast. Kromě toho, protože nástroje pro umístění a směrování typicky vyrovnávací sítě s vysokou rozvětveností, není potřeba nadměrné vyrovnávací paměti během syntézy.
2. Při nastavování možností implementace zaškrtněte možnost Sdílení prostředků. Pokud je tato možnost zaškrtnuta, software sdílí hardwarové zdroje, jako jsou sčítačky, násobiče a čítače, kdykoli je to možné, a minimalizuje oblast.
3. Pro návrhy s velkými FSM použijte šedé nebo sekvenční styly kódování, protože obvykle využívají nejmenší oblast.
4. Pokud mapujete do CPLD a nesplňujete požadavky na oblast, nastavte výchozí styl kódování pro FSM na sekvenční místo na jeden hotový.

Jak zakážu optimalizaci oblasti? (Zeptejte se)
Optimalizace načasování je často na úkor plochy. Neexistuje žádný konkrétní způsob, jak zakázat optimalizaci oblasti. Chcete-li zlepšit načasování a tím zvýšit využití plochy, proveďte následující:

1. Povolit možnost opětovného načasování.
2. Povolit možnost Pipelining.
3. Použijte realistická omezení návrhu, přibližně 10 až 15 procent skutečného cíle.
4. Vyberte vyvážené omezení fanout.
   Další informace o optimalizaci časování naleznete v uživatelské příručce Synplify Pro for Microchip.

Jak zakážu sekvenční optimalizaci? (Zeptejte se)
Neexistuje žádné explicitní tlačítko nebo zaškrtávací políčko pro zakázání sekvenční optimalizace. Důvodem je, že existují různé typy sekvenční optimalizace, které provádí Synplify.
Další informace o možnostech deaktivace optimalizace naleznete v referenční příručce Synplify Pro for Microchip .
Napřample, následují některé možnosti pro zakázání optimalizace.

• Zakažte kompilátor FSM.
• V určitých případech k uchování registrů použijte direktivu syn_preserve.

Důležité: Vedoucí projektu přepíše PRJ Synthesis file pokaždé, když při výběru této možnosti vyvoláte syntézu.

• Která rodina je podporována TMR prostřednictvím Synplify? (Zeptejte se)
  • Je podporován na zařízeních Microchip ProASIC3/E, SmartFusion 2 a IGLOO 2 a také na zařízeních Microchip
  • Zařízení tolerantní vůči záření (RT) a radiaci tvrzené (RH). Můžete také získat Triple Module
  • Nastavení redundance (TMR), aby fungovalo pro starší rodiny zařízení Antifuse společnosti Microchip. Není však podporován v řadě komerčních zařízení AX.
  • Poznámka: V řadě zařízení Microchip RTAX je lepší podpora TMR dostupná prostřednictvím samotného hardwaru.
  • U zařízení Axcelerator RT je TMR zabudováno do křemíku, takže měkké TMR prostřednictvím nástroje Synthesis není nutné pro sekvenční logiku.
• Proč makro TMR funguje v SX, ale ne v rodině AX? (Zeptejte se)
  • Pro komerční rodinu Axcelerator neexistuje žádná softwarová podpora TMR v Synplify syntéze, ale je k dispozici pro rodinu SX. Pokud používáte zařízení RTAXS, TMR je zabudováno do hardwaru/zařízení pro sekvenční klopné obvody.
• Jak mohu povolit TMR pro zařízení SX-A? (Zeptejte se)
  • Pro řadu zařízení SX-A v softwaru Synplify musíte ručně importovat soubor file naleznete ve složce Libero IDE Installation, jako například:
  • C:\Microsemi\Libero_v9.2\Synopsys\synplify_G201209ASP4\lib\actel\tmr.vhd.
  • Poznámka: Pořadí files v projektu Synplify je důležité a na nejvyšší úrovni file musí být na dně.
  • Můžete kliknout a podržet nejvyšší úroveň file v projektu Synplify a přetáhněte jej pod soubor tmr.vhd file.
• Která verze Synplify podporuje nano produkty? (Zeptejte se)
  • Všechny verze Synplify po Synplify v9.6 A podporují nano produkty.
• Která verze Synplify poskytuje podporu RTAX-DSP? (Zeptejte se)
  • Všechny verze obsažené v Libero IDE v8.6 a novější poskytují podporu RTAX-DSP.
• Jak vytvořím jádro IP s HDL filemám? (Zeptejte se)
  • Vytvořte EDIF netlist bez vkládání I/O bufferu. Tento EDIF netlist je odeslán uživateli jako IP. Uživatel to musí považovat za černou skříňku a zahrnout to do návrhu.
  • Nano zařízení mají pouze čtyři globální sítě hodin. Jak nastavím toto omezení? (Zeptejte se)
  • K nastavení omezení použijte atribut /* syntéza syn_global_buffers = 4*/.
• Proč nevidím svůj nový seznam portů ani poté, co jsem aktualizoval netlist?
  (Zeptejte se) Přestože byl nový port přidán do návrhu, netlist nepřidal do portu vyrovnávací paměť, protože v návrhu nebyla žádná logika, která by port zahrnovala. Porty, které nejsou spojeny s žádnou logikou v návrhu, nejsou zobrazeny.
• Proč Synplify nepoužívá Global pro signály Set/Reset? (Zeptejte se)
  • Synplify zachází se signály set/reset jinak než s hodinami. Globální propagace Synplify vždy upřednostňuje hodinové signály, i když některé signály nastavení/resetování mají vyšší fanout než hodinové sítě.
  • Manuálně vytvořte instanci clkbuf, abyste zajistili, že signál set/reset je globální, pokud chcete pro tyto signály použít globální síť.
• Proč Synplify vypisuje omezení hodin SDC i pro autoconstraints? (Zeptejte se)
  Toto je výchozí chování v Synplify a nelze jej změnit. Automatické omezení SDC však můžete ovládat ruční úpravou nebo odstraněním nežádoucích omezení.
• Proč moje vnitřní trojstavová logika není správně syntetizována? (Zeptejte se)
  Zařízení s mikročipy nepodporují interní tristate buffery. Pokud Synplify správně nepřemapuje interní tristate signály, všechny interní tristate musí být manuálně mapovány do MUX.

Historie revizí (Zeptejte se)

Historie revizí popisuje změny, které byly v dokumentu implementovány. Změny jsou uvedeny podle revizí, počínaje nejnovější publikací.

Revize	Datum	Popis
A	12/2024	Následuje shrnutí změn v revizi A tohoto dokumentu. Migroval dokument do šablony Microchip. Aktualizováno číslo dokumentu na DS60001871A z 55800015. Všechny instance Microsemi byly aktualizovány na Microchip. Aktualizované sekce Proč nemohu spustit Synplify v dávkovém režimu? Jakou licenci to vyžaduje? a Chyba: Profile pro nástroj Synplify je interaktivní a běžíte v dávkovém režimu: tento nástroj nelze vyvolat k označení, že ke spuštění Synplify v dávkovém režimu je potřeba stříbrná licence. Platinová licence byla změněna na stříbrnou licenci.
2.0		Níže je uveden souhrn změn v revizi 2.0 tohoto dokumentu. Všechny odkazy Actel byly aktualizovány pomocí odkazů Microsemi. Vše    instance IDE jsou odstraněny z licenční sekce. Další informace naleznete v části Instalace stažení licence. Byl přidán FAQ 3.9. Další informace naleznete v tématu Je nástroj Synplify Pro Synthesis podporován ve všech licencích Libero? FAQ 4.1 byl aktualizován. Další informace najdete v tématu Upozornění: Nejvyšší entita ještě není nastavena. FAQ 4.4 byl aktualizován. Další informace najdete v tématu Chyba: Profesionálfile pro nástroj Synplify je interaktivní a běžíte v dávkovém režimu: tento nástroj nelze vyvolat. FAQ 5.5 byl aktualizován. Další informace najdete v tématu Jak mohu přidat atribut v Synplify?
1.0		Jednalo se o první zveřejnění dokumentu.

Podpora Microchip FPGA

Skupina produktů Microchip FPGA podporuje své produkty různými podpůrnými službami, včetně zákaznických služeb, zákaznického centra technické podpory, a webmísto a celosvětové prodejní kanceláře. Zákazníkům se doporučuje, aby před kontaktováním podpory navštívili online zdroje Microchip, protože je velmi pravděpodobné, že jejich dotazy již byly zodpovězeny.
Kontaktujte centrum technické podpory prostřednictvím webmísto na www.microchip.com/support  Uveďte číslo dílu FPGA zařízení, vyberte vhodnou kategorii pouzdra a nahrajte design files při vytváření případu technické podpory.
Obraťte se na zákaznický servis pro netechnickou podporu produktu, jako je cena produktu, aktualizace produktu, informace o aktualizaci, stav objednávky a autorizace.

• Ze Severní Ameriky volejte 800.262.1060
• Ze zbytku světa volejte 650.318.4460
• Fax odkudkoli na světě, 650.318.8044 XNUMX XNUMX

Informace o mikročipu

ochranné známky
Název a logo „Microchip“, logo „M“ a další názvy, loga a značky jsou registrované a neregistrované ochranné známky společnosti Microchip Technology Incorporated nebo jejích poboček a/nebo dceřiných společností ve Spojených státech a/nebo jiných zemích („Microchip Ochranné známky“). Informace týkající se ochranných známek Microchip naleznete na adrese https://www.microchip.com/en-us/about/legal-information/microchip-trademarks
ISBN: 979-8-3371-0303-7

Právní upozornění

• Tato publikace a zde uvedené informace mohou být použity pouze s produkty Microchip, včetně návrhu, testování a integrace produktů Microchip s vaší aplikací. Použití těchto informací
  jakýmkoli jiným způsobem porušuje tyto podmínky. Informace týkající se aplikací zařízení jsou poskytovány pouze pro vaše pohodlí a mohou být nahrazeny aktualizacemi. Je vaší odpovědností zajistit, aby vaše aplikace odpovídala vašim specifikacím. Obraťte se na místní obchodní zastoupení Microchip pro další podporu nebo získejte další podporu na www.microchip.com/en-us/support/design-help/client-support-services
• TYTO INFORMACE POSKYTUJE SPOLEČNOST MICROCHIP „TAK JAK JSOU“. MICROCHIP NEPOSKYTUJE ŽÁDNÁ PROHLÁŠENÍ ANI ZÁRUKY JAKÉHOKOLI DRUHU, AŤ UŽ VÝSLOVNÉ ČI PŘEDPOKLÁDANÉ, PÍSEMNÉ NEBO ÚSTNÍ, ZÁKONNÉ NEBO JINÉ, TÝKAJÍCÍ SE INFORMACÍ VČETNĚ, ALE NE OMEZENÍ, JAKÝCHKOLI PŘEDPOKLÁDANÝCH ZÁRUK, ZÁRUK NEPORUŠENÍ TNCH OBCHODU KONKRÉTNÍ ÚČEL NEBO ZÁRUKY VZTAHUJÍCÍ SE K JEHO STAVU, KVALITĚ NEBO VÝKONU.
• V ŽÁDNÉM PŘÍPADĚ NEBUDE MICROCHIP ODPOVĚDNÁ ZA ŽÁDNÉ NEPŘÍMÉ, ZVLÁŠTNÍ, TRESTNÉ, NÁHODNÉ NEBO NÁSLEDNÉ ZTRÁTY, ŠKODY, NÁKLADY NEBO NÁKLADY JAKÉHOKOLI DRUHU, JAKKOLI SOUVISEJÍCÍ S INFORMACÍ NEBO JEJICH POUŽITÍM, JAKKOLI BY BYLO UVEDENO, JAK BY BYLO ZPŮSOBeno, MOŽNOST NEBO ŠKODY JSOU PŘEDVÍDAJÍCÍ. CELKOVÁ ODPOVĚDNOST SPOLEČNOSTI MICROCHIP ZA VŠECHNY NÁROKY SOUVISEJÍCÍ S INFORMACEMI NEBO JEJICH POUŽITÍM NEPŘEKROČÍ V NEJVYŠŠÍM ROZSAHU POVOLENÉM ZÁKONEM, KTERÉ JSTE ZA INFORMACE ZAPLATILI PŘÍMO SPOLEČNOSTI MICROCHIP.
  Použití zařízení Microchip v aplikacích na podporu života a/nebo v bezpečnostních aplikacích je zcela na riziko kupujícího a kupující souhlasí s tím, že bude Microchip bránit, odškodnit a chránit před všemi škodami, nároky, žalobami nebo výdaji vyplývajícími z takového použití. Žádné licence nejsou poskytovány, implicitně ani jinak, v rámci jakýchkoli práv duševního vlastnictví společnosti Microchip, pokud není uvedeno jinak.

Funkce ochrany kódem zařízení Microchip
Všimněte si následujících podrobností o funkci ochrany kódu na produktech Microchip:

• Produkty Microchip splňují specifikace obsažené v jejich konkrétním datovém listu Microchip.
• Společnost Microchip věří, že její řada produktů je bezpečná, pokud se používají zamýšleným způsobem, v rámci provozních specifikací a za normálních podmínek.
• Microchip si cení a agresivně chrání svá práva duševního vlastnictví. Pokusy o porušení funkcí ochrany kódu produktů Microchip jsou přísně zakázány a mohou porušovat zákon Digital Millennium Copyright Act.
• Společnost Microchip ani žádný jiný výrobce polovodičů nemůže zaručit bezpečnost svého kódu. Ochrana kódem neznamená, že garantujeme, že produkt je „nerozbitný“. Ochrana kódu se neustále vyvíjí. Společnost Microchip se zavázala neustále zlepšovat funkce ochrany kódu našich produktů.

Dokumenty / zdroje

MICROCHIP Synopsys Synplify Pro ME [pdfUživatelská příručka Synopsys Synplify Pro ME, Synplify Pro ME, Pro ME

Reference

• Uživatelská příručka