intel OCT FPGA IP

OCT Intel FPGA IP umožňuje dynamicky kalibrovat I/O s odkazem na externí rezistor. OCT IP zlepšuje integritu signálu, snižuje prostor na desce a je nezbytný pro komunikaci s externími zařízeními, jako jsou paměťová rozhraní. OCT IP je k dispozici pro zařízení Intel Stratix® 10, Intel Arria® 10 a Intel Cyclone® 10 GX. Pokud migrujete návrhy ze zařízení Stratix V, Arria V a Cyclone V, musíte migrovat IP. Další podrobnosti naleznete v souvisejících informacích.

Související informace

• Migrace vaší ALTOCT IP na OCT Intel FPGA IP na straně 13
  • Poskytuje kroky k migraci jádra ALTOCT IP na jádro OCT IP.
• Uživatelská příručka pro dynamickou kalibrovanou on-chipovou terminaci (ALTOCT) IP Core
  • Poskytuje informace o jádru ALTOCT IP.
• Úvod do Intel FPGA IP Cores
  • Poskytuje obecné informace o všech IP jádrech Intel FPGA, včetně parametrizace, generování, upgradu a simulace IP jader.
• Vytváření verze-nezávislých IP a Platform Designer simulačních skriptů
  • Vytvářejte simulační skripty, které nevyžadují ruční aktualizace pro upgrade softwaru nebo verze IP.
• Nejlepší postupy projektového řízení
  • Pokyny pro efektivní správu a přenositelnost vašeho projektu a IP files.
• Archiv uživatelské příručky OCT Intel FPGA IP na straně 13
  • Poskytuje seznam uživatelských příruček pro předchozí verze OCTIntel FPGA IP.

Funkce OCT Intel FPGA IP

OCT IP podporuje následující funkce

• Podpora až 12 bloků zakončení na čipu (OCT).
• Podpora pro kalibrované sériové zakončení na čipu (RS) a kalibrované paralelní zakončení na čipu (RT) na všech I/O pinech
• Kalibrované koncové hodnoty 25 Ω a 50 Ω
• Podpora OCT kalibrace při zapnutí a uživatelském režimu

OCT Intel FPGA IP Overview

Diagram nejvyšší úrovně OCT IP

Tento obrázek ukazuje diagram nejvyšší úrovně IP ZCT.

OCT IP komponenty

Komponent	Popis
RZQ kolík	Dvouúčelový kolík. Při použití s ​​OCT se kolík připojí k externímu referenčnímu odporu pro výpočet kalibračních kódů pro implementaci požadované impedance.
OCT blok	Generuje a odesílá kalibrační kódová slova do I/O bloků vyrovnávací paměti.
OCT logika	Přijímá kalibrační kódová slova sériově z bloku OCT a odesílá kalibrační kódová slova paralelně do vyrovnávacích pamětí.

Pin RZQ

Každý OCT blok má jeden RZQ pin.

• Piny RZQ jsou dvouúčelové piny. Pokud nejsou piny připojeny k bloku OCT, můžete je použít jako běžné I/O piny.
• Kalibrované piny musí mít stejný VCCIO objtage jako blok OCT a kolík RZQ. Kalibrované piny připojené ke stejnému bloku OCT musí mít stejné sériové a paralelní koncové hodnoty.
• Umístění bloku OCT můžete určit pomocí omezení umístění na kolících RZQ, protože kolík RZQ lze připojit pouze k odpovídajícímu bloku OCT.

OCT blok

Blok OCT je komponenta, která generuje kalibrační kódy pro ukončení I/O. Během kalibrace se OCT shoduje s impedancí na externím rezistoru přes port rzqin. Poté blok OCT vygeneruje dvě 16bitová kalibrační kódová slova – jedno slovo kalibruje sériové zakončení a druhé slovo kalibruje paralelní zakončení. Vyhrazená sběrnice posílá slova sériově do logiky OCT.

Logika OCT

Blok OCT posílá kalibrační kódová slova sériově do logiky OCT přes porty ser_data. Signál snímače, když je spuštěn, určuje, ze kterého bloku OCT se mají číst slova kalibračního kódu. Kalibrační kódová slova jsou poté uložena do vyrovnávací paměti logiky sériového až paralelního řazení. Poté signál s2pload automaticky potvrdí odeslání kalibračních kódových slov paralelně k I/O bufferům. Kalibrační kódová slova aktivují nebo deaktivují tranzistory v I/O bloku, které budou emulovat sériový nebo paralelní odpor tak, aby odpovídal impedanci.

Vnitřní části logiky OCT

Popis funkce OCT Intel FPGA IP

Pro splnění specifikace paměti DDR podporují zařízení Intel Stratix 10, Intel Arria 10 a Intel Cyclone 10 GX zakončení série na čipu (RS OCT) a paralelní zakončení na čipu (RT OCT) pro standardy I/O s jedním koncem. OCT lze podporovat na libovolné I/O bance. VCCIO musí být kompatibilní pro všechny I/O v dané bance. V zařízení Intel Stratix 10, Intel Arria 10 nebo Intel Cyclone 10 GX je v každé I/O bance jeden OCT blok. Každý blok OCT vyžaduje spojení s externím referenčním odporem 240 Ω přes kolík RZQ.

Pin RZQ sdílí stejné napájení VCCIO s I/O bankou, kde je pin umístěn. Pin RZQ je I/O pin s duální funkcí, který můžete použít jako běžný I/O, pokud nepoužíváte OCT kalibraci. Když používáte kolík RZQ pro kalibraci OCT, kolík RZQ spojuje blok OCT se zemí přes externí odpor 240 Ω. Následující obrázky ukazují, jak jsou OCT připojeny v jediném I/O sloupci (v řetězci za sebou). OCT může kalibrovat I/O náležející jakékoli bance za předpokladu, že banka je ve stejném sloupci a splňuje vol.tage požadavky. Protože mezi sloupci nejsou žádná spojení, lze OCT sdílet pouze v případě, že kolíky patří do stejného I/O sloupce OCT.

OCT spojení mezi bankami

I/O sloupce v Intel Quartus® Prime Pin Planner

Tato postava je example. Rozložení se liší mezi různými zařízeními Intel Stratix 10, Intel Arria 10 nebo Intel Cyclone 10 GX.

Rozhraní režimu zapnutí

OCT IP v režimu zapnutí má dvě hlavní rozhraní

• Jedno vstupní rozhraní spojující pad FPGA RZQ s blokem OCT
• Výstup dvou 16bitových slov, který se připojuje k I/O bufferům

Rozhraní OCT

Uživatelský režim OCT

Uživatelský režim OCT funguje stejným způsobem jako režim OCT při zapnutí, navíc s možností ovládání uživatelem.

Signály FSM

Tento obrázek ukazuje konečný stavový stroj (FSM) v jádru řídí vyhrazené uživatelské signály na bloku OCT. FSM zajišťuje, že blok OCT kalibruje nebo posílá řídicí kódová slova podle vašeho požadavku.

Fitter neodvozuje OCT v uživatelském režimu. Pokud chcete, aby váš blok OCT používal funkci OCT v uživatelském režimu, musíte vygenerovat IP OCT. Kvůli hardwarovým omezením však můžete ve svém návrhu použít pouze jednu IP OCT v uživatelském režimu OCT.

Poznámka: Jedna OCT IP může ovládat až 12 OCT bloků.

FSM poskytuje následující signály

• hodiny
• resetovat
• s2pload
• calibration_busy
• calibration_shift_busy
• požadavek_kalibrace

Poznámka: Tyto signály jsou dostupné pouze v uživatelském režimu, nikoli v režimu při zapnutí.

Související informace

OCT Intel FPGA IP signály.
Poskytuje více informací o signálech FSM.

Jádro FSM

FSM Flow

Státy FSM

Stát	Popis
LÍNÝ	Když nastavíte vektor požadavku calibration_request, FSM se přesune ze stavu IDLE do stavu CAL. Udržujte vektor calibration_request na jeho hodnotě po dobu dvou hodinových cyklů. Po dvou hodinových cyklech obsahuje FSM kopii vektoru. Aby nedošlo k opětovnému zahájení procesu kalibrace, musíte vektor resetovat.
CAL	Během tohoto stavu FSM kontroluje, které bity ve vektoru calibration_request byly uplatněny a obsluhuje je. Odpovídající bloky OCT zahájí proces kalibrace, který trvá přibližně 2,000 XNUMX hodinových cyklů. Po dokončení kalibrace se uvolní signál calibration_busy.
Zkontrolujte bit masky	FSM kontroluje každý bit ve vektoru, zda je bit nastaven nebo ne.

Stát	Popis
Bit masky posunu	Tento stav jednoduše prochází všechny bity ve vektoru, dokud nenarazí na 1.
Posun série	Tento stav sériově posílá ukončovací kód z bloku OCT do logiky ukončení. Dokončení přenosu trvá 32 cyklů. Po každém přenosu FSM zkontroluje všechny čekající bity ve vektoru a podle toho je obslouží.
Aktualizace čekající bit	Čekající registr obsahuje bity, které odpovídají každému bloku OCT v OCT Intel FPGA IP. Tento stav aktualizuje nevyřízený registr resetováním obsluhovaného požadavku.
HOTOVO	Když je signál calibration_shift_busy deaktivován, můžete automaticky potvrdit, že s2pload přenese nové ukončovací kódy do vyrovnávacích pamětí. Signál s2pload trvá alespoň 25 ns. Kvůli hardwarovým omezením nemůžete požadovat další kalibraci, dokud nejsou všechny bity in calibration_shift_busy vector jsou nízké.

OCT Intel FPGA IP Design Přample

OCT IP může generovat design napřampsoubor, který odpovídá stejné konfiguraci zvolené pro IP. Design example je jednoduchý design, který se nezaměřuje na žádnou konkrétní aplikaci. Můžete použít design example jako odkaz na to, jak vytvořit instanci IP. Pro vytvoření návrhu napřample files, zapněte Generate Example Možnost Návrh v dialogovém okně Generování během generování IP.

Poznámka: OCT IP nepodporuje generování VHDL.

• Software generuje _example_design adresář spolu s IP, kde je název vaší IP.
• The _exampAdresář le_design obsahuje skripty make_qii_design.tcl.
• Soubor .qsys files jsou pro vnitřní použití při navrhování napřamppouze generace. Nemůžete upravit files.

Generování Intel Quartus® Prime Design Example

Skript make_qii_design.tcl generuje syntetizovatelný design example spolu s projektem Intel Quartus® Prime, připraveným ke kompilaci. Chcete-li vytvořit syntetizovatelný design, napřample, postupujte podle těchto kroků.

1. Po vygenerování IP spolu s designem example files, spusťte na příkazovém řádku následující skript: quartus_sh -t make_qii_design.tcl.
2. Pokud chcete určit přesné zařízení, které chcete použít, použijte následující příkaz: quartus_sh -t make_qii_design.tcl .

Skript vygeneruje adresář qii, který obsahuje projekt ed_synth.qpf file. Tento projekt můžete otevřít a zkompilovat v softwaru Intel Quartus Prime.

OCT Intel FPGA IP reference

Nastavení parametrů IP OCT Intel FPGA

OCT IP parametry

Jméno	Hodnota	Popis
Počet OCT bloků	1 až 12	Určuje počet OCT bloků, které mají být vygenerovány. Výchozí hodnota je 1.
Používejte zpětně kompatibilní názvy portů	On Vypnuto	Toto zaškrtněte, chcete-li používat starší názvy nejvyšší úrovně kompatibilní s ALTOCT IP. Tento parametr je ve výchozím nastavení zakázán.
Režim OCT	Zapněte napájení Uživatel	Určuje, zda je OCT uživatelsky ovladatelný nebo ne. Výchozí hodnota je Zapnutí.
OCT blok x kalibrační režim	Singl Dvojnásobek LUSK	Určuje režim kalibrace pro OCT. X odpovídá číslu bloku OCT. Výchozí hodnota je Singl.

OCT Intel FPGA IP signály

Vstupní signály rozhraní

Název signálu	Směr	Popis
rzqin	Vstup	Vstupní připojení z podložky RZQ do bloku OCT. Podložka RZQ je připojena k externímu odporu. Blok OCT používá impedanci připojenou k portu rzqin jako referenci pro generování kalibračního kódu. Tento signál je k dispozici pro zapnutí a uživatelský režim.
hodiny	Vstup	Vstupní hodiny pro uživatelský režim OCT. Takt musí být 20 MHz nebo méně.
resetovat	Vstup	Vstupní resetovací signál. Resetování je synchronní.
požadavek_kalibrace	Vstup	Vstupní vektor pro [NUMBER_OF_OCT:0]. Každý bit odpovídá bloku OCT. Když je bit nastaven na 1, odpovídající OCT se zkalibruje a poté sériově posune kódové slovo do zakončovacího logického bloku. Požadavek musí být držen po dobu dvou hodinových cyklů. Kvůli hardwarovým omezením musíte počkat, až bude vektor calibration_shift_busy nulový, dokud nebude vydán další požadavek; jinak nebude vaše žádost vyřízena.
calibration_shift_busy	Výstup	Výstupní vektor pro [NUMBER_OF_OCT:0] udávající, který blok OCT aktuálně pracuje na kalibraci a posouvá ukončovací kódy do bloku logiky zakončení. Když je bit 1, znamená to, že OCT blok kalibruje a posouvá kódové slovo do zakončovacího logického bloku.
calibration_busy	Výstup	Výstupní vektor pro [NUMBER_OF_OCT:0] udávající, který blok OCT právě pracuje na kalibraci. Když je bit 1, znamená to, že se OCT blok kalibruje
okt_ kontrola _series_termination[15:0]	Výstup	16bitový výstupní signál, s v rozsahu od 0 do 11. Tento signál se připojuje k řídicímu portu sériového zakončení na vstupní/výstupní vyrovnávací paměti. Tento port odesílá kód sériového zakončení, který kalibruje Rs.
okt_ _parallel_termination_ control[15:0]	Výstup	16bitový výstupní signál, s v rozsahu od 0 do 11. Tento signál se připojuje k řídicímu portu paralelního zakončení na vstupní/výstupní vyrovnávací paměti. Tento port odesílá kód paralelního zakončení, který kalibruje Rt.

QSF úkoly

Zařízení Intel Stratix 10, Intel Arria 10 a Intel Cyclone 10 GX mají následující nastavení Intel Quartus Prime související s ukončením file (.qsf) úkoly:

• INPUT_TERMINATION
• OUTPUT_TERMINATION
• TERMINATION_CONTROL_BLOCK
• RZQ_GROUP

QSF úkoly

Zadání QSF	Podrobnosti
INPUT_TERMINATION OUTPUT_TERMINATION	Přiřazení zakončení vstupu/výstupu udává hodnotu zakončení v ohmech na příslušném kolíku. Exampten:
	set_instance_assignment -name INPUT_TERMINATION -na set_instance_assignment -name OUTPUT_TERMINATION -na
	Chcete-li povolit sériové/paralelní koncové porty, zahrňte tato přiřazení, která určují sériové a paralelní koncové hodnoty pro kolíky. Ujistěte se, že jste propojili sériové porty pro řízení zakončení a paralelní řídicí porty z OCT Intel FPGA IP k GPIO Intel FPGA IP. Exampten:
	set_instance_assignment -name INPUT_TERMINATION “PARALLEL OHM S KALIBRACE“ -to set_instance_assignment -name OUTPUT_TERMINATION „SERIES OHM S KALIBRACE“ -to
TERMINATION_CONTROL_BL OCK	Nasměruje montéra, aby provedl správné připojení z požadovaného bloku OCT ke specifikovaným kolíkům. Toto přiřazení je užitečné, když I/O buffery nejsou explicitně vytvořeny a potřebujete přiřadit piny ke konkrétnímu bloku OCT. Exampten:
	set_instance_assignment -name TERMINATION_CONTROL_BLOCK -na
RZQ_GROUP	Toto přiřazení podporují pouze zařízení Intel Stratix 10, Intel Arria 10 a Intel Cyclone 10 GX. Toto přiřazení vytvoří OCT IP bez úpravy RTL. Fitter hledá název rzq pinu v netlistu. Pokud pin neexistuje, montér vytvoří název pinu spolu s OCT IP a odpovídajícími připojeními. To vám umožní vytvořit skupinu kolíků, které budou kalibrovány existujícím nebo neexistujícím OCT, a montér zajistí legalitu návrhu. Exampten:
	set_instance_assignment -name RZQ_GROUP -na

Ukončení může existovat na vstupních a výstupních bufferech a někdy současně. Existují dva způsoby, jak přidružit skupiny pinů k bloku OCT:

• Pomocí přiřazení .qsf označte, který pin (sběrnice) je přidružen ke kterému bloku OCT. Můžete použít přiřazení TERMINATION_CONTROL_BLOCK nebo RZQ_GROUP. První přiřazení spojuje kolík s OCT vytvořeným v RTL, zatímco druhé spojuje kolík s nově vytvořeným OCT bez úpravy RTL.
• Vytvořte instanci primitiv I/O vyrovnávací paměti na nejvyšší úrovni a připojte je k příslušným blokům OCT.

Poznámka: Všechny I/O banky se stejným VCCIO mohou sdílet jeden OCT blok, i když tato konkrétní I/O banka má svůj vlastní OCT blok. K bloku OCT můžete připojit libovolný počet I/O pinů, které podporují kalibrované zakončení. Ujistěte se, že k bloku OCT připojujete I/O s kompatibilní konfigurací. Musíte také zajistit, aby blok OCT a jeho odpovídající I/O měly stejné hodnoty VCCIO a sériové nebo paralelní ukončení. S těmito nastaveními umístí montér I/O a blok OCT do stejného sloupce. Software Intel Quartus Prime generuje varovné zprávy, pokud k bloku není připojen žádný kolík.

IP Migration Flow pro zařízení Arria V, Cyclone V a Stratix V

Tok migrace IP vám umožňuje migrovat ALTOCT IP zařízení Arria V, Cyclone V a Stratix V na OCT Intel FPGA IP zařízení Intel Stratix 10, Intel Arria 10 nebo Intel Cyclone 10 GX. Tok migrace IP konfiguruje OCT IP tak, aby odpovídala nastavení ALTOCT IP, což vám umožní znovu vytvořit IP.

Poznámka: Tato IP podporuje tok migrace IP pouze v režimu kalibrace jedné OCT. Pokud používáte režim dvojité nebo POD kalibrace, nemusíte migrovat IP.

Migrace vaší ALTOCT IP na OCT Intel FPGA IP

Chcete-li migrovat svou ALTOCT IP na OCT IP, postupujte takto

1. Otevřete svou IP adresu ALTOCT v katalogu IP.
2. V rodině aktuálně vybraných zařízení vyberte Stratix 10, Arria 10 nebo Cyclone 10 GX.
3. Kliknutím na Dokončit otevřete OCT IP v editoru parametrů. Editor parametrů konfiguruje nastavení OCT IP podobně jako nastavení ALTOCT IP.
4. Pokud jsou mezi těmito dvěma nastaveními nekompatibilní, vyberte nová podporovaná nastavení.
5. Klepnutím na tlačítko Dokončit znovu vygenerujte adresu IP.
6. Nahraďte instanci ALTOCT IP v RTL za OCT IP.

Poznámka: Názvy portů OCT IP se nemusí shodovat s názvy portů ALTOCT IP. Proto pouhá změna názvu IP v konkretizaci nestačí.

Archivy uživatelské příručky OCT Intel FPGA IP

Pokud není uvedena verze jádra IP, platí uživatelská příručka pro předchozí verzi jádra IP.

Základní verze IP	Uživatelská příručka
17.1	Uživatelská příručka Intel FPGA OCT IP Core

Historie revizí dokumentu pro OCT Uživatelská příručka Intel FPGA IP

Verze dokumentu	Verze Intel Quartus Prime	IP verze	Změny
2019.07.03	19.2	19.1	Přidána podpora pro zařízení Intel Stratix 10. Byly aktualizovány následující názvy IP: „Intel FPGA OCT“ až „OCT Intel FPGA IP“  „Intel FPGA GPIO“ na „GPIO Intel FPGA IP“ Aktualizován signál s2pload: Odebráno s2pload z dostupných uživatelských signálů. Aktualizované popisy týkající se chování signálu s2pload.

 

Datum	Verze	Změny
listopadu 2017	2017.11.06	Přidána podpora pro zařízení Intel Cyclone 10 GX. Přejmenováno Altera OCT IP core na Intel FPGA OCT IP core. Přejmenován Qsys na Platform Designer. Aktualizovaný text pro další rebranding Intel.
května 2017	2017.05.08	Přeznačeno na Intel.
prosince 2015	2015.12.07	Změněny instance „mega funkce“ na „IP jádro“. Změněné instance Quartus II na Quartus Prime. Různé úpravy obsahu a odkazů pro zlepšení stylu a srozumitelnosti.
Srpen 2014	2014.08.18	Přidány informace o OCT kalibraci v uživatelském režimu. Aktualizovány základní signály a parametry IP: core_rzqin_export změněn na rzqin core_series_termination_control_export změněn na okt_ kontrola _series_termination[15:0] core_parallel_termination_control_export změněn na oct_ _parallel_termination_control[15:0]
listopadu 2013	2013.11.29	Počáteční vydání.

ID: 683708
Verze: 2019.07.03

Dokumenty / zdroje

intel OCT FPGA IP [pdfUživatelská příručka OCT FPGA IP, OCT, FPGA IP

Reference

• Uživatelská příručka