Poznámky k vydání 25G Ethernet Intel® FPGA IP
Uživatelská příručka
Poznámky k vydání 25G Ethernet Intel FPGA IP (zařízení Intel Agilex)
Verze Intel® FPGA IP odpovídají verzím softwaru Intel Quartus® Prime Design Suite až do verze 19.1. Počínaje softwarem Intel Quartus Prime Design Suite verze 19.2 má Intel FPGA IP nové schéma verzování.
Číslo verze Intel FPGA IP (XYZ) se může měnit s každou verzí softwaru Intel Quartus Prime. Změna v:
- X označuje zásadní revizi IP. Pokud aktualizujete software Intel Quartus Prime, musíte obnovit IP.
- Y znamená, že IP obsahuje nové funkce. Obnovte svou IP adresu tak, aby zahrnovala tyto nové funkce.
- Z znamená, že IP obsahuje drobné změny. Obnovte svou IP adresu tak, aby zahrnovala tyto změny.
1.1. 25G Ethernet Intel FPGA IP v1.0.0
Tabulka 1. v1.0.0 2022.09.26
| Verze Intel Quartus Prime | Popis | Dopad |
| 22.3 | Přidána podpora pro rodinu zařízení Intel Agilex™ F-tile. • Podporována je pouze rychlost 25G. • Protokol 1588 Precision Time Protocol není podporován. |
— |
Intel Corporation. Všechna práva vyhrazena. Intel, logo Intel a další značky Intel jsou ochranné známky společnosti Intel Corporation nebo jejích dceřiných společností. Společnost Intel zaručuje výkon svých FPGA a polovodičových produktů podle aktuálních specifikací v souladu se standardní zárukou společnosti Intel, ale vyhrazuje si právo provádět změny jakýchkoli produktů a služeb kdykoli bez upozornění. Společnost Intel nepřebírá žádnou odpovědnost nebo závazky vyplývající z aplikace nebo použití jakýchkoli informací, produktů nebo služeb popsaných v tomto dokumentu, pokud to není výslovně písemně odsouhlaseno společností Intel. Zákazníkům společnosti Intel se doporučuje získat nejnovější verzi specifikací zařízení dříve, než se budou spoléhat na jakékoli zveřejněné informace a než zadají objednávky na produkty nebo služby. *Jiná jména a značky mohou být nárokovány jako vlastnictví jiných.
ISO
9001:2015
Registrovaný
Poznámky k vydání 25G Ethernet Intel FPGA IP (zařízení Intel Stratix 10)
Pokud pro konkrétní verzi IP není k dispozici poznámka k vydání, IP nemá v této verzi žádné změny. Informace o vydání aktualizací IP až do v18.1 naleznete v poznámkách k vydání aktualizace Intel Quartus Prime Design Suite.
Verze Intel FPGA IP odpovídají verzím softwaru Intel Quartus Prime Design Suite až do verze 19.1. Počínaje verzí softwaru Intel Quartus Prime Design Suite 19.2, Intel
FPGA IP má nové schéma verzování.
Číslo verze Intel FPGA IP (XYZ) se může měnit s každou verzí softwaru Intel Quartus Prime. Změna v:
- X označuje zásadní revizi IP. Pokud aktualizujete software Intel Quartus Prime, musíte obnovit IP.
- Y znamená, že IP obsahuje nové funkce. Obnovte svou IP adresu tak, aby zahrnovala tyto nové funkce.
- Z znamená, že IP obsahuje drobné změny. Obnovte svou IP adresu tak, aby zahrnovala tyto změny.
Související informace
- Poznámky k vydání aktualizace Intel Quartus Prime Design Suite
- 25G Ethernet Intel Stratix®10 FPGA IP Archiv uživatelské příručky
- 25G Ethernet Intel Stratix® 10 FPGA IP Design Example Archiv uživatelských příruček
- Errata pro 25G Ethernet Intel FPGA IP ve znalostní bázi
2.1. 25G Ethernet Intel FPGA IP v19.4.1
Tabulka 2. v19.4.1 2020.12.14
| Verze Intel Quartus Prime | Popis | Dopad |
| 20.4 | Aktualizace kontroly délky na rámcích VLAN: • V předchozích verzích 25G Ethernet Intel FPGA IP se chyba nadměrného rámce projeví, když jsou splněny následující podmínky: 1. VLAN A. Detekce VLAN je povolena. b. IP vysílá/přijímá rámce o délce rovnající se maximální délce rámce TX/RX plus 1 až 4 oktety. 2. SVLAN A. Detekce SVLAN je povolena. b. IP vysílá/přijímá rámce o délce rovnající se maximální délce rámce TX/RX plus 1 až 8 oktety. • V této verzi je IP aktualizována, aby toto chování opravila. |
— |
| Aktualizován přístup rozhraní mapovaného paměti Avalon® k rozhraní status_*, aby se zabránilo vypršení časového limitu mapovaného paměti Avalon během čtení na neexistující adresy: • V předchozích verzích 25G Ethernet Intel FPGA IP, Avalon memory-mapped interface čte na neexistující adresy na status_* rozhraní by uplatňoval status_waitrequest, dokud nevyprší časový limit požadavku Avalon memorymapped master. Problém byl nyní vyřešen tak, že při přístupu k neexistující adrese nebyl pozdržen požadavek na čekání. |
— | |
| Varianty s podporou RS-FEC nyní podporují 100% propustnost. | — |
2.2. 25G Ethernet Intel FPGA IP v19.4.0
Tabulka 3. v19.4.0 2019.12.16
| Verze Intel Quartus Prime | Popis | Dopad |
| 19.4 | Změna chování rx_am_lock: • V předchozích verzích 25G Ethernet Intel FPGA IP se signál rx_am_lock chová u všech variant stejně jako rx_block_lock. • V této verzi pro varianty IP s povoleným RSFEC se nyní rx_am_lock uplatňuje, když je dosaženo uzamčení zarovnání. U variant bez RSFEC se rx_am_lock stále chová stejně jako rx_block_lock. |
Signál rozhraní, rx_am_lock, se chová odlišně od předchozích verzí pro varianty s podporou RSFEC. |
| Aktualizováno RX MAC Start of Packet: • V předchozích verzích RX MAC kontroluje pouze znak START pro určení začátku paketu. • V této verzi nyní RX MAC kontroluje příchozí pakety na Start of Frame Delimiter (SFD), kromě znaku START ve výchozím nastavení. • Pokud je povolen režim předávání preambule, MAC zkontroluje pouze znak START, aby umožnil vlastní preambuli. |
— | |
| Přidán nový registr pro umožnění kontroly preambule: • V registrech RX MAC lze registr s offsetem 0x50A [4] zapsat do 1, aby se umožnila kontrola preambule. Tento registr je „nezajímá“, když je povoleno předávání preambule. |
— |
2.3. 25G Ethernet Intel FPGA IP v19.3.0
Tabulka 4. v19.3.0 2019.09.30
| Verze Intel Quartus Prime | Popis | Dopad |
| 19.3 | U varianty MAC+PCS+PMA se nyní dynamicky generuje název modulu obalu transceiveru. Tím se zabrání nechtěné kolizi modulů, pokud se v systému používá více instancí IP. | — |
2.4. 25G Ethernet Intel FPGA IP v19.2.0
Tabulka 5. v19.2.0 2019.07.01
| Verze Intel Quartus Prime | Popis | Dopad |
| 19.2 | Design Přample pro 25G Ethernet Intel FPGA IP: • Aktualizována možnost cílové vývojové sady pro zařízení Intel Stratix® 10 ze sady Intel Stratix 10 L-Tile GX Transceiver Signal Integrity Development Kit na Intel Stratix 10 10 GX Signal Integrity L-Tile (produkční) Vývojová sada. |
— |
2.5. 25G Ethernet Intel FPGA IP v19.1
Tabulka 6. v19.1 duben 2019
| Popis | Dopad |
| Přidána nová funkce — Adaptivní režim pro RX PMA Adaptation: • Přidán nový parametr – Povolení spouštění automatické adaptace pro režim RX PMA CTLE/DFE. |
Tyto změny jsou volitelné. Pokud své jádro IP neupgradujete, nebude mít tuto novou funkci. |
| Přejmenován parametr Enable Altera Debug Master Endpoint (ADME) na Enable Native PHY Debug Master Endpoint (NPDME) podle rebrandingu Intel v softwaru Intel Quartus Prime Pro Edition. Software Intel Quartus Prime Standard Edition stále používá Enable Altera Debug Master Endpoint (ADME). | — |
2.6. 25G Ethernet Intel FPGA IP v18.1
Tabulka 7. Verze 18.1 září 2018
| Popis | Dopad |
| Přidána nová funkce – volitelný PMA: • Přidán nový parametr – základní varianty. |
Tyto změny jsou volitelné. Pokud své jádro IP neupgradujete, nebude mít tyto nové funkce. |
| • Přidán nový signál pro rozhraní protokolu 1588 Precision Time – latency_sclk. | |
| Design Přample pro 25G Ethernet Intel FPGA IP: Přejmenována možnost cílové vývojové sady pro zařízení Intel Stratix 10 ze Stratix 10 GX FPGA Development Kit na Stratix 10 L-Tile GX Transceiver Signal Integrity Development Kit. |
— |
Související informace
- 25G Ethernet Intel Stratix 10 FPGA IP Uživatelská příručka
- 25G Ethernet Intel Stratix 10 FPGA IP Design Example Uživatelská příručka
- Errata pro jádro 25G Ethernet IP ve znalostní bázi
2.7. 25G Ethernet Intel FPGA IP v18.0
Tabulka 8. Verze 18.0 květen 2018
| Popis | Dopad |
| První vydání pro zařízení Intel Stratix 10. | — |
2.8. 25G Ethernet Intel Stratix 10 FPGA IP Uživatelská příručka Archiv
Verze IP jsou stejné jako verze softwaru Intel Quartus Prime Design Suite až do v19.1. Od verze softwaru Intel Quartus Prime Design Suite 19.2 nebo novější mají jádra IP nové schéma verzování IP.
Pokud není uvedena verze jádra IP, platí uživatelská příručka pro předchozí verzi jádra IP.
| Verze Intel Quartus Prime | Základní verze IP | Uživatelská příručka |
| 20.3 | 19.4.0 | 25G Ethernet Intel Stratix 10 FPGA IP Uživatelská příručka |
| 20.1 | 19.4.0 | 25G Ethernet Intel Stratix 10 FPGA IP Uživatelská příručka |
| 19.4 | 19.4.0 | 25G Ethernet Intel Stratix 10 FPGA IP Uživatelská příručka |
| 19.3 | 19.3.0 | 25G Ethernet Intel Stratix 10 FPGA IP Uživatelská příručka |
| 19.2 | 19.2.0 | 25G Ethernet Intel Stratix 10 FPGA IP Uživatelská příručka |
| 19.1 | 19.1 | 25G Ethernet Intel Stratix 10 FPGA IP Uživatelská příručka |
| 18.1 | 18.1 | 25G Ethernet Intel Stratix 10 FPGA IP Uživatelská příručka |
| 18.0 | 18.0 | 25G Ethernet Intel Stratix 10 FPGA IP Uživatelská příručka |
2.9. 25G Ethernet Intel Stratix 10 FPGA IP Design Example Archiv uživatelských příruček
Verze IP jsou stejné jako verze softwaru Intel Quartus Prime Design Suite až do v19.1. Od verze softwaru Intel Quartus Prime Design Suite 19.2 nebo novější mají jádra IP nové schéma verzování IP.
Pokud není uvedena verze jádra IP, platí uživatelská příručka pro předchozí verzi jádra IP.
| Verze Intel Quartus Prime | Základní verze IP | Uživatelská příručka |
| 19.1 | 19.1 | 25G Ethernet Intel Stratix 10 FPGA IP Design Example Uživatelská příručka |
| 18.1 | 18.1 | 25G Ethernet Intel Stratix 10 FPGA IP Design Example Uživatelská příručka |
| 18.0 | 18.0 | 25G Ethernet Intel Stratix 10 FPGA IP Design Example Uživatelská příručka |
Poznámky k vydání 25G Ethernet Intel FPGA IP (zařízení Intel Arria 10)
Pokud pro konkrétní verzi IP není k dispozici poznámka k vydání, IP nemá v této verzi žádné změny. Informace o vydání aktualizací IP až do v18.1 naleznete v poznámkách k vydání aktualizace Intel Quartus Prime Design Suite.
Verze Intel FPGA IP odpovídají verzím softwaru Intel Quartus Prime Design Suite až do verze 19.1. Počínaje softwarem Intel Quartus Prime Design Suite verze 19.2 má Intel FPGA IP nové schéma verzování.
Číslo verze Intel FPGA IP (XYZ) se může měnit s každou verzí softwaru Intel Quartus Prime. Změna v:
- X označuje zásadní revizi IP. Pokud aktualizujete software Intel Quartus Prime, musíte obnovit IP.
- Y znamená, že IP obsahuje nové funkce. Obnovte svou IP adresu tak, aby zahrnovala tyto nové funkce.
- Z znamená, že IP obsahuje drobné změny. Obnovte svou IP adresu tak, aby zahrnovala tyto změny.
Související informace
- Poznámky k vydání aktualizace Intel Quartus Prime Design Suite
- 25G Ethernet Intel Arria® 10 FPGA IP Uživatelská příručka
- 25G Ethernet Intel Arria® 10 FPGA IP Design Example Uživatelská příručka
- Errata pro 25G Ethernet Intel FPGA IP ve znalostní bázi
3.1. 25G Ethernet Intel FPGA IP v19.4.1
Tabulka 9. v19.4.1 2020.12.14
| Intel Quartus Prime verze | Popis | Dopad |
| 20.4 | Aktualizace kontroly délky na rámcích VLAN: • V předchozích verzích 25G Ethernet Intel FPGA IP se chyba nadměrného rámce projeví, když jsou splněny následující podmínky: 1. VLAN A. Detekce VLAN je povolena. b. IP vysílá/přijímá rámce o délce rovnající se maximální délce rámce TX/RX plus 1 až 4 oktety. 2. SVLAN A. Detekce SVLAN je povolena. b. IP vysílá/přijímá rámce o délce rovnající se maximální délce rámce TX/RX plus 1 až 8 oktety. • V této verzi je IP aktualizována, aby toto chování opravila. |
— |
| Aktualizován přístup rozhraní mapovaného paměti Avalon k rozhraní status_*, aby se zabránilo vypršení časového limitu mapovaného paměti Avalon během čtení na neexistující adresy: • IP se aktualizuje na de-assert waitrequest při přístupu k neexistující adrese na rozhraní status_*. |
3.2. 25G Ethernet Intel FPGA IP v19.4.0
Tabulka 10. v19.4.0 2019.12.16
| Verze Intel Quartus Prime | Popis | Dopad |
| 19.4 | Změna chování rx_am_lock: • V předchozích verzích 25G Ethernet Intel FPGA IP se signál rx_am_lock chová u všech variant stejně jako rx_block_lock. • V této verzi pro varianty IP s povoleným RSFEC se nyní rx_am_lock uplatňuje, když je dosaženo uzamčení zarovnání. U variant bez RSFEC se rx_am_lock stále chová stejně jako rx_block_lock. |
Signál rozhraní, rx_am_lock, se chová odlišně od předchozích verzí pro varianty s podporou RSFEC. |
| Aktualizováno RX MAC Start of Packet: • V předchozích verzích RX MAC kontroluje pouze znak START pro určení začátku paketu. • V této verzi nyní RX MAC kontroluje příchozí pakety na Start of Frame Delimiter (SFD), kromě znaku START ve výchozím nastavení. • Pokud je povolen režim předávání preambule, MAC zkontroluje pouze znak START, aby umožnil vlastní preambuli. |
— | |
| Přidán nový registr pro umožnění kontroly preambule: • V registrech RX MAC lze registr s offsetem 0x50A [4] zapsat do 1, aby se umožnila kontrola preambule. Tento registr je „nezajímá“, když je povoleno předávání preambule. |
— |
3.3. 25G Ethernet Intel FPGA IP v19.1
Tabulka 11. v19.1 duben 2019
| Popis | Dopad |
| Přejmenován parametr Enable Altera Debug Master Endpoint (ADME) na Enable Native PHY Debug Master Endpoint (NPDME) podle rebrandingu Intel v softwaru Intel Quartus Prime Pro Edition. Software Intel Quartus Prime Standard Edition stále používá Enable Altera Debug Master Endpoint (ADME). | — |
3.4. 25G Ethernet IP Core v17.0
Tabulka 12. Verze 17.0 květen 2017
| Popis | Dopad |
| Přidána funkce stínu pro čtení statistických registrů. • Ve statistických registrech TX byl registr CLEAR_TX_STATS s offsetem 0x845 nahrazen novým registrem CNTR_TX_CONFIG. Nový registr přidá stínový požadavek a bit vymazání chyby parity k bitu, který vymaže všechny registry statistiky TX. Přidán nový registr CNTR_RX_STATUS na offsetu 0x846, který obsahuje bit chyby parity a bit stavu pro požadavek stínu. • Ve statistických registrech RX byl registr CLEAR_RX_STATS na offsetu 0x945 nahrazen novým registrem CNTR_RX_CONFIG. Nový registr přidává do bitu požadavek stínu a bit vymazání chyby parity. který vymaže všechny statistické registry vysílání. Přidán nový registr CNTR_TX_STATUS s offsetem 0x946, který zahrnuje bit chyby parity a bit stavu pro požadavek stínu. |
Nová funkce podporuje zvýšenou spolehlivost při čtení statistik počítadel. Chcete-li číst čítač statistik, nejprve nastavte bit požadavku stínu pro tuto sadu registrů (RX nebo TX) a poté čtěte ze snímku registru. Načtené hodnoty se přestanou zvyšovat, když je funkce stínu aktivní, ale základní čítače se nadále zvyšují. Po resetování požadavku obnoví čítače své akumulované hodnoty. Kromě toho nová pole registru zahrnují stav paritní chyby a vymazat bity. |
| Upravený formát zarovnávací značky RS-FEC tak, aby byl v souladu s nyní dokončeným článkem 108 standardu IEEE 802.3by specifikace. Dříve byla funkce RS-FEC v souladu s 25G/50G Consortium Schedule 3, před IEEE finalizace specifikace. |
RX RS-FEC nyní detekuje a uzamkne staré i nové značky zarovnání, ale TX RS-FEC generuje pouze nový formát značek zarovnání IEEE. |
Související informace
- 25G Ethernet IP Core Uživatelská příručka
- Errata pro jádro 25G Ethernet IP ve znalostní bázi
3.5. 25G Ethernet IP Core v16.1
Tabulka 13. Verze 16.1 říjen 2016
| Popis | Dopad |
| První vydání v knihovně Intel FPGA IP Library. | — |
Související informace
- 25G Ethernet IP Core Uživatelská příručka
- Errata pro jádro 25G Ethernet IP ve znalostní bázi
3.6. 25G Ethernet Intel Arria® 10 FPGA IP Uživatelská příručka Archiv
Verze IP jsou stejné jako verze softwaru Intel Quartus Prime Design Suite až do v19.1. Od verze softwaru Intel Quartus Prime Design Suite 19.2 nebo novější mají jádra IP nové schéma verzování IP.
Pokud není uvedena verze jádra IP, platí uživatelská příručka pro předchozí verzi jádra IP.
| Verze Intel Quartus Prime | IP verze | Uživatelská příručka |
| 20.3 | 19.4.0 | 25G Ethernet Intel Arria® 10 FPGA IP Uživatelská příručka |
| 19.4 | 19.4.0 | 25G Ethernet Intel Arria 10 FPGA IP Uživatelská příručka |
| 17.0 | 17.0 | 25G Ethernet Intel Arria 10 FPGA IP Uživatelská příručka |
3.7. 25G Ethernet Intel Arria 10 FPGA IP Design Example Uživatel Archivy průvodce
Verze IP jsou stejné jako verze softwaru Intel Quartus Prime Design Suite až do v19.1. Od verze softwaru Intel Quartus Prime Design Suite 19.2 nebo novější mají jádra IP nové schéma verzování IP.
Pokud není uvedena verze jádra IP, platí uživatelská příručka pro předchozí verzi jádra IP.
| Verze Intel Quartus Prime | Základní verze IP | Uživatelská příručka |
| 16.1 | 16.1 | 25G Ethernet Design Přample Uživatelská příručka |
Poznámky k vydání 25G Ethernet Intel® FPGA IP
Online verze
Odeslat zpětnou vazbu
ID: 683067
Verze: 2022.09.26
Dokumenty / zdroje
 |
Intel 25G Ethernet Intel FPGA IP [pdfUživatelská příručka 25G Ethernet Intel FPGA IP, Ethernet Intel FPGA IP, Intel FPGA IP, FPGA IP, IP |