Řada GOWIN GW5A produktů FPGA
NÁVOD K POUŽITÍ
Copyright © 2024 Guangdong Gowin Semiconductor Corporation. Všechna práva vyhrazena.
GOWIN je ochranná známka společnosti Guangdong Gowin Semiconductor Corporation a je registrována v Číně, na americkém úřadu pro patenty a ochranné známky a v dalších zemích. Všechna ostatní slova a loga označená jako ochranné známky nebo servisní známky jsou majetkem příslušných vlastníků. Žádná část tohoto dokumentu nesmí být reprodukována nebo přenášena v jakékoli formě nebo jakýmikoli prostředky, elektronicky, mechanicky, fotokopírováním, nahráváním nebo jinak, bez předchozího písemného souhlasu GOWINSEMI.
Zřeknutí se odpovědnosti
GOWINSEMI nepřebírá žádnou odpovědnost a neposkytuje žádnou záruku (ať už vyjádřenou nebo předpokládanou) a není odpovědná za jakoukoli škodu způsobenou vašemu hardwaru, softwaru, datům nebo majetku v důsledku použití materiálů nebo duševního vlastnictví, s výjimkou případů uvedených v podmínkách GOWINSEMI. prodeje. GOWINSEMI může provádět změny v tomto dokumentu kdykoli bez předchozího upozornění. Každý, kdo spoléhá na tuto dokumentaci, by měl kontaktovat GOWINSEMI pro aktuální dokumentaci a chyby.
Historie revizí
| Datum | Verze | Popis | ||||||||||||||||||||||||||||||||||||||||||||||||
| 04. 20. 2023 | 1.0E | Původní verze zveřejněna. | ||||||||||||||||||||||||||||||||||||||||||||||||
| 05. 06. 2023 | 1.0.1E | Pin „DIN“ byl v režimu MSPI aktualizován na „MISO“. | ||||||||||||||||||||||||||||||||||||||||||||||||
| 05. 25. 2023 | 1.0.2E | l Aktualizován „Obrázek 2-1 Izolovat filtrování vln“ v „2.5 Schematické návrhy“. l „Obrázek 3-1 RECONFIG_N, READY, DONE Schematic Reference Circuit“ v „3.1.2 Schematic Design Accounts“ aktualizován. l Aktualizována „Tabulka 4-11 Režimy konfigurace GW5A-25“ v „4.8 Režimy konfigurace podporované každým zařízením“. |
||||||||||||||||||||||||||||||||||||||||||||||||
| 06. 08. 2023 | 1.0.3E | Položka „Čas a sekvence zapnutí“ byla odstraněna. | ||||||||||||||||||||||||||||||||||||||||||||||||
| 06. 30. 2023 | 1.0.4E | l „2.1 Overview“ a „2.2 Index napájení“ v kapitole 2 „Napájení“ aktualizovány. l Balíčky LQ100 a PG256S přidány do tabulky 4 11 konfiguračních režimů GW5A-25“ v části „4.8 Režimy konfigurace podporované každým zařízením“. l Konecview v části „4.1 Signál výběru režimu konfigurace (MODE“) aktualizován. |
||||||||||||||||||||||||||||||||||||||||||||||||
| 08. 10. 2023 | 1.0.5E | Konecview optimalizace „4.1 Signál pro výběr režimu konfigurace (MODE). | ||||||||||||||||||||||||||||||||||||||||||||||||
| 09. 28. 2023 | 1.0.6E | l Optimalizované tabulky „4.1.3 Výběr režimu“. l Optimalizován popis „Tabulka 3-1 RECONFIG_N, READY, DONE Description“. l Balíček PG256 přidán do „Tabulka 4 11 Režimy konfigurace GW5A-25“ v „4.8 Režimy konfigurace podporované každým zařízením“. |
||||||||||||||||||||||||||||||||||||||||||||||||
| 10. 12. 2023 | 1.0.7E | Poznámka „Tabulka 4 2 Konfigurační režimy GW5A-25 (režim[1:0])“ a „Tabulka 4 3 Konfigurační režimy GW5A-25 (Režim[2:0)“ v „4.1 Signál pro výběr režimu konfigurace (MODE“ přidal. | ||||||||||||||||||||||||||||||||||||||||||||||||
| 10. 24. 2023 | 1.0.8E | l Byla přidána poznámka „Tabulka 3-2 Popis CFGBVS“ v „3.2 CFGBVS“. l „Tabulka 4 4 Režimy konfigurace GW5A-138“ v „4.1 Signál pro výběr režimu konfigurace (MODE“) přidán. |
||||||||||||||||||||||||||||||||||||||||||||||||
| 11. 30. 2023 | 1.0.9E | l Optimalizované I/O popisy pinů. l Balíček LQ144 přidán do „Tabulka 4 11 Konfigurační režimy GW5A-25“ v „4.8 Konfigurační režimy podporované každým zařízením“. |
||||||||||||||||||||||||||||||||||||||||||||||||
| 02. 02. 2024 | 1.1E | Byla aktualizována „Tabulka 2-3 Doporučení pro kombinaci výkonu“ v „2.5 Schematické návrhy“. | ||||||||||||||||||||||||||||||||||||||||||||||||
| 03. 01. 2024 | 1.1.1E | Optimalizován popis „3.2 CFGBVS“. | ||||||||||||||||||||||||||||||||||||||||||||||||
| 03. 08. 2024 | 1.1.2E | „Obrázek 3-1 RECONFIG_N, READY, DONE Schematic Reference Circuit“ v „3 Key Configuration Pins“ aktualizován. | ||||||||||||||||||||||||||||||||||||||||||||||||
| 04. 18. 2024 | 1.2E | l Přidáno „2.4 Čas a sekvence zapnutí“. l Optimalizována struktura a popis „4 Configuration Mode“. |
||||||||||||||||||||||||||||||||||||||||||||||||
1. O této příručce
1.1 Účel
Tato příručka popisuje charakteristiky a speciální funkce produktů řady GW5A s FPGA a poskytuje komplexní kontrolní seznam, který vám pomůže při navrhování.
1.2 Související dokumenty
Nejnovější uživatelské příručky jsou k dispozici na GOWINSEMI Webmísto.
Související dokumenty naleznete na www.gowinsemi.com:
- DS1103, řada GW5A produktového listu FPGA
- UG985, GW5A-25 Pinout
- UG988, GW5A-138 Pinout
- UG1101, řada GW5A pro balíček produktů FPGA a příručka pro Pinout
- UG704, Uživatelská příručka pro programování a konfiguraci produktů Arora V FPGA
1.3 Terminologie a zkratky
Terminologie a zkratky použité v této příručce jsou uvedeny v tabulce 1-1.
Tabulka 1-1 Terminologie a zkratky
| Terminologie a zkratky | Význam | |||||||||||||||||||||||||||||||||||||||||
| CPU | Centrální procesorová jednotka | |||||||||||||||||||||||||||||||||||||||||
| DDR | Dvojitá rychlost přenosu dat | |||||||||||||||||||||||||||||||||||||||||
| DQS | Obousměrný datový stroboskop pro paměti DDR | |||||||||||||||||||||||||||||||||||||||||
| FPG | FCPBGA balíček | |||||||||||||||||||||||||||||||||||||||||
| FPGA | Polní programovatelné hradlové pole | |||||||||||||||||||||||||||||||||||||||||
| GCLK | Globální hodiny | |||||||||||||||||||||||||||||||||||||||||
| GPA | Gowin Power analyzátor | |||||||||||||||||||||||||||||||||||||||||
| GPIO | Gowin programovatelný vstup/výstup | |||||||||||||||||||||||||||||||||||||||||
| HCLK | HCLK | |||||||||||||||||||||||||||||||||||||||||
| Terminologie a zkratky | Význam | |||||||||||||||||||||||||||||||||||||||||
| JTAG | Společná testovací akční skupina | |||||||||||||||||||||||||||||||||||||||||
| LDO | Regulátor nízkého výpadku | |||||||||||||||||||||||||||||||||||||||||
| LVDS | Nízký objemtage Diferenciální signalizace | |||||||||||||||||||||||||||||||||||||||||
| MIPI | Rozhraní mobilního průmyslového procesoru | |||||||||||||||||||||||||||||||||||||||||
| MSPI | Hlavní sériové periferní rozhraní | |||||||||||||||||||||||||||||||||||||||||
| PLL | Smyčka s fázovým závěsem | |||||||||||||||||||||||||||||||||||||||||
| SPI | Sériové periferní rozhraní | |||||||||||||||||||||||||||||||||||||||||
| SSPI | Sériové periferní rozhraní Slave | |||||||||||||||||||||||||||||||||||||||||
1.4 Podpora a zpětná vazba
Gowin Semiconductor poskytuje zákazníkům komplexní technickou podporu. Máte-li jakékoli dotazy, připomínky nebo návrhy, neváhejte nás kontaktovat přímo pomocí níže uvedených informací.
Webmísto: www.gowinsemi.com
E-mail: support@gowinsemi.com
2. Napájení
2.1 Konecview
Řada produktů FPGA GW5A se skládá ze dvou skupin objtage, jak je uvedeno v tabulce 2-1.
Tabulka 2-1 Produkty Arora V FPGA Voltage
| Skupina | Jméno | Popis | |||||||||||||||||||||||||||||||||||||||
| FPGA | VCC | Jádro voltage | |||||||||||||||||||||||||||||||||||||||
| VCCX | Pomocný svtage | ||||||||||||||||||||||||||||||||||||||||
| VCCIO | I/O Bank svtage | ||||||||||||||||||||||||||||||||||||||||
| VCC_EXT | Regulátor VCC/VCCC a MIPI LP svtage | ||||||||||||||||||||||||||||||||||||||||
| VCC_REG | Regulátor svtage | ||||||||||||||||||||||||||||||||||||||||
| MIPI | M0_VDDA | MIPI M0 analogové jádro svtage | |||||||||||||||||||||||||||||||||||||||
| M0_VDDX | Napájení MIPI MO HS | ||||||||||||||||||||||||||||||||||||||||
| M0_VDDD | MIPI M0 digitální jádro svtage | ||||||||||||||||||||||||||||||||||||||||
| M0_VDD_12 | MIPI LP výkon M0_VDD_12 | ||||||||||||||||||||||||||||||||||||||||
2.2 Výkonový index
Požadavky na napájení zařízení řady GW5A naleznete v části Napájení v následujícím dokumentu.
- UG985, GW5A-25 Pinout
- UG988, GW5A-138 Pinout
Poznámka!
Měli byste zajistit, aby produkty GOWINSEMI byly vždy používány v doporučených provozních podmínkách a rozsahu. Údaje mimo pracovní podmínky a rozsah jsou pouze orientační. GOWINSEMI nezaručuje, že všechna zařízení budou fungovat podle očekávání mimo standardní provozní podmínky a rozsah.
2.3 Celkový výkon
Pro specifické hustoty, balíčky a využití zdrojů lze k vyhodnocení a analýze spotřeby energie použít nástroje GPA.
2.4 Čas a pořadí zapnutí
Tabulka 2-2 Zdroj napájení Ramp Hodnotit
| Popis | Min. | Typ. | Max. | ||||||||||||||||||||||||||||||||||||||
| VCC Ramp Hodnotit | 0.005 mv/us | – | 15 mv/us | ||||||||||||||||||||||||||||||||||||||
| VCC_REG Ramp Hodnotit | 0.09 mv/us | – | 15 mv/us | ||||||||||||||||||||||||||||||||||||||
| VCCX Ramp Hodnotit | 0.005 mv/us | – | 15 mv/us | ||||||||||||||||||||||||||||||||||||||
| VCCIO Ramp Hodnotit | 0.06 mv/us | – | 15 mv/us | ||||||||||||||||||||||||||||||||||||||
Poznámka!
- Jako první se zapne VCC, následuje VCC_REG, VCCX a VCCIO.
- Pokud je doba zapnutí kratší než 0.2 ms, doporučuje se zvýšit kapacitu, aby se prodloužila doba zapnutí.
2.5 Úvahy o schematickém návrhu
1. Řada produktů FPGA GW5A potřebuje izolovat filtrování vln pro každý objemtage, jak je znázorněno na obrázku 2-1.
Obrázek 2-1 Izolujte filtrování vln
FB je feritová kulička, C1, C2, C3 jsou keramické kondenzátory s přesností ne menší než ±10 %. C1 určuje hodnotu kapacity podle velikosti proudu.
2. Zkombinujte napájecí síť a izolujte feritovou kuličku.
Tabulka 2-3 Doporučení pro kombinaci výkonu
| Skupina | Jméno | Doporučení pro výkonovou kombinaci | |||||||||||||||||||||||||||||||||||||||
| FPGA | VCC | Pokud je proud velký, doporučuje se dodávat energii nezávisle. | |||||||||||||||||||||||||||||||||||||||
| VCCX | Při splněných aktuálních požadavcích můžete zvážit kombinaci napájecích zdrojů, které jsou v souladu s objemem napájenítage. | ||||||||||||||||||||||||||||||||||||||||
| VCC_REG | Při splněných aktuálních požadavcích můžete zvážit kombinaci napájecích zdrojů, které jsou v souladu s objemem napájenítage. | ||||||||||||||||||||||||||||||||||||||||
| MIPI | M0_VDDA | Při splněných současných požadavcích můžete zvážit jeho kombinaci s napájecími zdroji M0_VDDD a M_VDD. | |||||||||||||||||||||||||||||||||||||||
| Skupina | Jméno | Doporučení pro výkonovou kombinaci | ||||||||||||||||||||||||||||||||||||||||||||||
| M0_VDDD | Při splnění současných požadavků můžete zvážit jeho kombinaci s napájecími zdroji M0_VDDA a M_VDD. | |||||||||||||||||||||||||||||||||||||||||||||||
| M0_VDDX | Při splněných aktuálních požadavcích můžete zvážit kombinaci napájecích zdrojů, které jsou v souladu s objemem napájenítage. | |||||||||||||||||||||||||||||||||||||||||||||||
| M_VDD | Při splnění současných požadavků můžete zvážit jeho kombinaci s napájecími zdroji M0_VDDA a M_VDDD. | |||||||||||||||||||||||||||||||||||||||||||||||
Pokud chcete zdroje napájení kombinovat, doporučuje se použít feritové kuličky pro izolaci následujícím způsobem.
Obrázek 2-2 Izolujte feritovými kuličkami
3. Konfigurační kolíky klíče
3.1 PŘIPRAVENO, REKONFIGURACE_N, HOTOVO
3.1.1 Konecview
Tabulka 3-1 RECONFIG_N, READY, HOTOVO Popis
| Jméno | I/O | Popis | |||||||||||||||||||||||||||||||||||||||
| RECONFIG_N | I, vnitřní slabý tah |
Active low se používá jako resetovací funkce pro konfiguraci programování FPGA. FPGA nemůže být nakonfigurováno, pokud je RECONFIG_N nastaveno na nízkou hodnotu. Udržujte vysokou úroveň během zapínání FPGA, dokud nebude zapnutí stabilní po dobu 1 ms. Jako konfigurační pin, nízkoúrovňový signál s šířkou pulzu ne menší než 25 ns je vyžadován pro GowinCONFIG k opětovnému načtení dat bitového toku podle hodnoty nastavení MODE. Pin můžete ovládat zápisem logiky, která spustí zařízení, aby se překonfigurovalo podle potřeby. Jako GPIO jej lze použít pouze jako výstupní pin. Pro zajištění hladkého konfiguraci, nastavte počáteční hodnotu RECONFIG_N na vysokou. |
|||||||||||||||||||||||||||||||||||||||
| PŘIPRAVEN | O, vnitřní slabý tah |
Aktivní-vysoká. FPGA lze konfigurovat pouze tehdy, když je vytažen signál READY. Když je signál READY stažen, obnovte stav zapnutím napájení nebo spuštěním RECONFIG_N. Jako konfigurační pin označuje, že FPGA může být konfigurováno nebo ne. Pokud FPGA splňuje podmínku konfigurace, signál READY je vysoký. Pokud se konfigurace nezdaří, signál READY je slabý. | |||||||||||||||||||||||||||||||||||||||
| HOTOVO | I/O, vnitřní slabý tah |
Signál, který indikuje, zda je FPGA nakonfigurováno úspěšně nebo ne. Po úspěšné konfiguraci se vytáhne DONE. Jako výstupní konfigurační pin indikuje aktuální konfiguraci FPGA: pokud je konfigurována úspěšně, signál DONE je vysoký a zařízení přejde do pracovního stavu. pokud konfigurace selže, signál DONE zůstává nízký. Jako vstupní konfigurační pin může uživatel zpozdit vstup do uživatelského režimu prostřednictvím své vlastní vnitřní logiky nebo snížením signálu DONE. Když RECONFIG_N nebo READY signály jsou nízké, signál DONE se také udržuje na nízké úrovni. Při konfiguraci SRAM pomocí JTAG okruhu, nepotřebuje |
|||||||||||||||||||||||||||||||||||||||
| Jméno | I/O | Popis | ||||||||||||||||||||||||||||||||||||||||||||||
| vzít v úvahu signál DONE. Jako GPIO jej lze použít jako vstupní nebo výstupní pin. Pokud se jako vstupní GPIO použije DONE, před konfigurací by počáteční hodnota DONE měla být 1. V opačném případě FPGA selže po konfiguraci přejděte do uživatelského režimu. |
||||||||||||||||||||||||||||||||||||||||||||||||
Poznámka!
[1] Výchozí stav READY/DONE je výstup s otevřeným odtokem, vnitřní slabý tah. HOTOVO
výstupy 0 během konfigurace.
3.1.2 Úvahy o schematickém návrhu
READY/DONE je výstup s otevřeným odtokem, je vyžadován externí odpor proti vytažení.
Obrázek 3-1 RECONFIG_N, READY, DONE Schematický referenční obvod
Poznámka!
- Hodnoty signálů READY a DONE nemají žádný smysluplný odkaz v JTAG konfigurace.
- Nespojené kolíky RECONFIG_N, READY a DONE byly interně zpracovány bez vlivu na funkci konfigurace.
3.2 CFGBVS
3.2.1 Konecview
Tabulka 3-2 Popis CFGBVS
| Jméno | I/O | Popis | |||||||||||||||||||||||||||||||||||||||
| CFGBVS | I/O | CFGBVS (Configuration Banks Voltage Select) je vstupní pin. Banka, kde je konfigurace IO (JTAG, MSPI atd.) odkazuje na bank3, bank4 a bank10. l Když je VCCIO banky, kde se nachází konfigurační IO, 2.5 V a 3.3 V, CFGBVS je připojeno k 1. l Pokud je VCCIO banky, kde se nachází konfigurační IO, menší než 1.8 V, CFGBVS je připojeno k 0. |
|||||||||||||||||||||||||||||||||||||||
Poznámka!
Pin CFGBVS je určen pro zařízení GW5A-138.
3.2.2 Úvahy o schematickém návrhu
Tento pin musí být nastaven na High nebo Low.
3.3 PUDC_B
3.3.1 Konecview
Tabulka 3-3 Popis PUDC_B
| Jméno | I/O | Popis | |||||||||||||||||||||||||||||||||||||||
| EMCCLK | Já, vnitřní slabé vytažení | Používá se ke konfiguraci volitelného externího zdroje hodinového vstupu v režimu master (oproti internímu konfiguračnímu oscilátoru). l Pro režim master: FPGA lze volitelně přepnout na použití EMCCLK jako zdroje hodin, nikoli vnitřní oscilátor. l Pro režim slave: EMCCLK není spojen s režimem slave. |
|||||||||||||||||||||||||||||||||||||||
3.3.2 Úvahy o schematickém návrhu
PUDC_B nesmí být během konfigurace plovoucí a může být připojen k VCCIO nebo GND, kde je umístěn přes odpor 1kΩ (nebo větší).
3.4 EMCCLK
3.4.1 Konecview
Tabulka 3-4 Popis EMCCLK
4. Režim konfigurace
4.1 Signál volby režimu konfigurace (MODE)
4.1.1 Konecview
MODE (MODE0, MODE1, MODE2) je signál volby režimu konfigurace GowinCONFIG. Když se FPGA zapne nebo nízký impuls spustí RECONFIG_N, zařízení přejde do odpovídajícího stavu GowinCONFIG podle hodnoty MODE. MODE [1:0] a MODE [2:0] se používají k výběru konfiguračního režimu programování GowinCONFIG. Konfigurační režim lze nastavit pomocí pull-up nebo pull-down rezistorů. Doporučuje se použít a
4.7K rezistor pro pull-up nebo 1K rezistor pro pull-down.
Vzhledem k tomu, že počet kolíků pro každý balíček je různý, některé kolíky MODE nejsou u některých zařízení všechny propojeny a nespojené kolíky MODE jsou standardně vnitřně uzemněny nebo vnitřně zapojeny do VCCIO. Další podrobnosti naleznete v příslušné příručce PINOUT.
Podporované konfigurační režimy odpovídající různým hodnotám MODE naleznete v následující příručce pro konfiguraci programování:
- UG714, Arora Ⅴ 25K FPGA Product Programming and Configuration Guide > 3.1 Configuration Modes
- UG704, Arora Ⅴ 138K FPGA Product Programming and Configuration Guide > 3.1 Configuration Modes
V následující příručce pro konfiguraci programování si prosím přečtěte piny, které se mají použít v každém z těchto konfiguračních režimů: - UG714, Arora Ⅴ Průvodce programováním a konfigurací produktu FPGA 25K > 3.2 Konfigurační kolíky
- UG704, Arora Ⅴ Průvodce programováním a konfigurací produktu FPGA 138K > 3.2 Konfigurační kolíky
Jako GPIO lze piny MODE použít jako vstup nebo výstup. Všimněte si, že když se změní hodnota MODE, FPGA musí být znovu zapnuto nebo poskytnuto jedním nízkým pulzem, aby se aktivovalo spuštění RECONFIG_N
Řada produktů FPGA GW5A se po úspěšném načtení programu automaticky přepne do režimu SSPI. Pokud není použit režim SSPI, ujistěte se, že SSPI_HOLDN má pull-down rezistor nebo SSPI_CSN má pull-up rezistor.
4.1.2 Popis signálu
Tabulka 4-1 Definice signálu MODE
| Jméno | I/O | Popis | |||||||||||||||||||||||||||||||||||||||
| TCK | Já, vnitřní slabý tah | JTAG sériový hodinový vstup | |||||||||||||||||||||||||||||||||||||||
| TMS | Já, vnitřní slabý tah | JTAG vstup sériového režimu | |||||||||||||||||||||||||||||||||||||||
| TDI | Já, vnitřní slabý tah | JTAG sériový vstup dat | |||||||||||||||||||||||||||||||||||||||
| TDO | O, vnitřní slabý tah | JTAG sériový datový výstup | |||||||||||||||||||||||||||||||||||||||
4.2 JTAG
4.2.1 Konecview
V JTAG konfiguračním režimu se data bitového toku zapisují do paměti SRAM produktů Gowin FPGA. Po vypnutí zařízení jsou všechna konfigurační data ztracena. Všechny produkty Gowin FPGA podporují JTAG konfigurační režim.
4.2.2 Popis signálu
Tabulka 4-2 Definice signálu JTAG Režim konfigurace
| Jméno | I/O | Popis | |||||||||||||||||||||||||||||||||||||||
| TCK | Já, vnitřní slabý tah | JTAG sériový hodinový vstup | |||||||||||||||||||||||||||||||||||||||
| TMS | Já, vnitřní slabý tah | JTAG vstup sériového režimu | |||||||||||||||||||||||||||||||||||||||
| TDI | Já, vnitřní slabý tah | JTAG sériový vstup dat | |||||||||||||||||||||||||||||||||||||||
| TDO | O, vnitřní slabý tah | JTAG sériový datový výstup | |||||||||||||||||||||||||||||||||||||||
4.2.3 JTAG Reference okruhu
Obrázek 4-1 Schéma připojení pro JTAG Režim konfigurace
Poznámka!
Hodinová frekvence pro JTAG konfigurační režim nesmí být vyšší než 100 MHz.
4.3 MSPI
4.3.1 Konecview
V režimu MSPI (Master SPI) je FPGA jako Master a čte data bitstreamu z externího Flash přes rozhraní SPI k dokončení konfigurace.
4.3.2 Definice signálu
Tabulka 4-3 Definice signálu režimu konfigurace MSPI
| Jméno | I/O | Popis | |||||||||||||||||||||||||||||||||||||||||
| CCLK | I/O, vnitřní slabý pull-up | Konfigurace hodin l Režim Slave: CCLK je vstup a vyžaduje připojení k externímu zdroji hodin l Režim Master: CCLK je výstup |
|||||||||||||||||||||||||||||||||||||||||
| MCS_N | O, MODE[1:0]: Vnitřní slabé vytažení MODE[2:0]: Žádný |
Povolit signál v režimu MSPI, aktivní-nízký | |||||||||||||||||||||||||||||||||||||||||
| MISO | I/O, vnitřní slabý pull-up | MSPI Mode: Sériový vstup dat v režimu X1; V režimech X2 a X4 je vstupní pin paralelní datový bit 1, který se připojuje k pinům DQ1/Q/SO/IO1 externího zařízení Flash |
|||||||||||||||||||||||||||||||||||||||||
| LELKOVAT | I/O, vnitřní slabý pull-up | MSPI Mode: Sériový výstup instrukce a adresy. v režimech X2 a X4 se vstupní pin paralelního datového bitu 0 spojí s pinem DQ0/D/SI/IO0 externího flash zařízení. |
|||||||||||||||||||||||||||||||||||||||||
4.3.3 Reference okruhu
Schéma zapojení pro konfiguraci produktů Gowin FPGA prostřednictvím MSPI je znázorněno na obrázku 4-2 ~ obrázku 4-4.
Obrázek 4-2 Schéma připojení pro režim konfigurace MSPIx1
Obrázek 4-3 Schéma připojení pro režim konfigurace MSPIx2
Obrázek 4-4 Schéma připojení pro režim konfigurace MSPIx4
4.4 SSPI
4.4.1 Konecview
V režimu SSPI (Slave SSPI) je FPGA slave zařízení a je konfigurováno přes rozhraní SPI externím hostitelem.
4.4.2 Definice signálu
Tabulka 4-4 Definice signálu režimu konfigurace SSPI
| Jméno | I/O | Popis | ||||||||||||||||||||||||||||||||||||||||||||||||
| SSPI_HOLDN | – | Jako konfigurační pin se jedná o vstupní pin s vnitřním slabým pull-upem. Zámkový kolík hodin SSPI: l Když je vstup na vysoké úrovni, operace odpovídající SCLK je platná; l Když je vstup na nízké úrovni, operace odpovídající SCLK je neplatná. Jako GPIO jej lze použít jako vstupní nebo výstupní pin. |
||||||||||||||||||||||||||||||||||||||||||||||||
| SSPI_CSN | – | Jako konfigurační pin se jedná o vstupní pin s vnitřním slabým pull-upem. Je to signál výběru čipu v režimu konfigurace SSPI, aktivní nízký. Jako GPIO jej lze použít jako vstupní nebo výstupní pin. | ||||||||||||||||||||||||||||||||||||||||||||||||
| SSPI_CLK | I/O, vnitřní slabý pull-up | Jako konfigurační pin je to vstupní pin. Jedná se o hodinový vstupní pin konfiguračního režimu SSPI. Jako GPIO jej lze použít jako vstupní nebo výstupní pin. |
||||||||||||||||||||||||||||||||||||||||||||||||
| SI | I/O, vnitřní slabý pull-up | Jako konfigurační pin je to vstupní pin. Jedná se o sériový datový vstupní pin v konfiguračním režimu SSPI. Jako GPIO jej lze použít jako vstupní nebo výstupní pin. |
||||||||||||||||||||||||||||||||||||||||||||||||
| SO | O, vnitřní slabý tah | Jako konfigurační pin je to výstupní pin. Jedná se o sériový datový výstupní pin v konfiguračním režimu SSPI. Jako GPIO jej lze použít jako vstupní nebo výstupní pin. |
||||||||||||||||||||||||||||||||||||||||||||||||
| SSPI_WPN | I/O, MODE[1:0]: Vnitřní slabé vytažení MODE[2:0]: Žádný |
Jako konfigurační pin je to vstupní pin. Kolík ochrany proti zápisu v režimu SSPI: Operace SSPI je platná, když je vstup vysoký, operace SSPI je neplatná, když je vstup nízký. Jako GPIO jej lze použít jako vstupní nebo výstupní pin. |
||||||||||||||||||||||||||||||||||||||||||||||||
4.4.3 Reference okruhu
Schéma zapojení pro konfiguraci produktů Gowin FPGA přes SSPI je znázorněno na obrázku 4-5.
Obrázek 4-5 Schéma připojení pro režim konfigurace SSPI
Poznámka!
Tento obrázek je schéma připojení pro režim konfigurace SSPI.
Schéma zapojení pro konfiguraci více produktů FPGA přes SSPI je znázorněno na obrázku 4-6.
Obrázek 4-6 Schéma zapojení více FPGA
4.5 CPU
4.5.1 Konecview
Režim CPU se skládá z hlavního CPU a Slave CPU.
V režimu Master CPU (tj. FPGA je hlavní zařízení) jsou konfigurační data čtena z externího zařízení přes rozhraní DBUS pro konfiguraci.
V režimu Slave CPU jsou produkty řady FPGA GW5A konfigurovány externím hostitelem přes rozhraní DBUS.
4.5.2 Definice signálu
Tabulka 4-5 Definice signálu režimu konfigurace CPU
| Jméno | I/O | Popis | ||||||||||||||||||||||||||||||||||||||||||||||||
| D00 ~ D31 | – | Vstupní/výstupní piny V režimu CPU jsou D00~D31 datové vstupní/výstupní piny. Zařízení FPGA automaticky detekuje šířku sběrnice x8, x16 nebo x32. Jako GPIO jej lze použít jako vstupní nebo výstupní pin. |
||||||||||||||||||||||||||||||||||||||||||||||||
| RÁMUS | Já, vnitřní slabý tah | V režimech CPU je DIN multifunkční kolík jako datový kolík D01. Jako GPIO jej lze použít jako vstupní nebo výstupní pin. | ||||||||||||||||||||||||||||||||||||||||||||||||
| CSI_B[1] | Já, vnitřní slabý tah | Jako konfigurační pin je to vstupní pin. Jedná se o vstupní signál výběru čipu v režimu CPU, aktivní nízký. l V režimu hlavního CPU připojte ke GND přímo nebo přes odpor 1 kΩ (nebo větší). l V režimu slave CPU: Externí konfigurační řadič může řídit CSI_B pro výběr zařízení, která mají být nakonfigurována na sběrnici, nebo v konfiguraci zapojené do řetězce připojit k pinu CSO_B nadřazených zařízení. |
||||||||||||||||||||||||||||||||||||||||||||||||
| RDWR_B | Já, vnitřní slabé stahování | Jako konfigurační pin je to vstupní pin. Pin pro výběr signálu pro čtení/zápis v režimu konfigurace CPU l Vysoká, znamená operaci čtení l Nízká, označuje operaci zápisu Jako GPIO jej lze použít jako vstupní nebo výstupní pin. |
||||||||||||||||||||||||||||||||||||||||||||||||
| CCLK | I/O, vnitřní slabý pull-up | Jako konfigurační hodinový pin spouští CCLK synchronní konfigurační sekvenci FPGA ve všech režimech kromě JTAG režimu. l V režimu slave: CCLK je vstup a vyžaduje připojení k externímu zdroji hodin. l V režimu master: CCLK je výstup jako konfigurační zdroj hodin. Poznámka! CCLK je klíčový hodinový signál, takže musí být zajištěna dobrá integrita signálu. |
||||||||||||||||||||||||||||||||||||||||||||||||
| CSO_B | O, vnitřní slabý tah | Jako konfigurační pin je to výstupní pin. Jedná se o vstupní signál pro výběr čipu v režimu CPU. Připojuje se k pinu CSI_B navazujícího FPGA v konfiguraci za sebou jdoucího řetězce. | ||||||||||||||||||||||||||||||||||||||||||||||||
4.5.3 Reference okruhu
Schéma zapojení pro režim CPU je znázorněno na obrázku 4-7.
Obrázek 4-7 Schéma připojení pro režim CPU
Poznámka!
CCLK je výstup v režimu master a vstup v režimu slave.
Kromě požadavků na napájení musí být pro použití režimu konfigurace CPU splněny následující podmínky:
- povolit rozhraní CPU
RECONFIG_N není nastaven jako GPIO během první konfigurace po zapnutí nebo předchozím programování. - Spusťte novou konfiguraci
Znovu zapněte nebo spusťte RECONFIG_N při jednom nízkém pulzu.
4.6 SERIÁL
4.6.1 Konecview
V režimu konfigurace SERIAL konfiguruje Host produkty Gowin FPGA přes sériové rozhraní. SERIAL je jedním z konfiguračních režimů, které využívají nejmenší počet pinů. Podporuje režim master i režim slave. Jediný rozdíl mezi těmito dvěma režimy je odlišný směr hodin rozhraní. Režim SERIAL může pouze zapisovat data bitstreamu do FPGA a nemůže číst data ze zařízení FPGA; režim SERIAL jako takový nemůže číst informace o ID CODE a USER CODE a stavovém registru.
4.6.2 Definice signálu
Tabulka 4-6 Definice signálu režimu konfigurace SERIAL
| Jméno | I/O | Popis | ||||||||||||||||||||||||||||||||||||||||||||||||
| RÁMUS | Já, vnitřní slabý tah | Jako konfigurační pin je to vstupní pin. Jedná se o pin sériového vstupu dat. l V režimech SERIAL a MSPI: DIN přijímá sériová data ze zdroje dat a sampdata na náběžné hraně CCLK ve výchozí konfiguraci. l V režimu CPU je DIN multifunkční kolík jako datový kolík D01. Jako GPIO jej lze použít jako vstupní nebo výstupní pin. |
||||||||||||||||||||||||||||||||||||||||||||||||
| CCLK | I/O, vnitřní slabý pull-up | Jako konfigurační hodinový pin spouští CCLK synchronní konfigurační sekvenci FPGA ve všech režimech kromě JTAG režimu. l V režimu slave: CCLK je vstup a vyžaduje připojení k externímu zdroji hodin. l V režimu master: CCLK je výstup jako konfigurační zdroj hodin. Poznámka! CCLK je klíčový hodinový signál, takže musí být zajištěna dobrá integrita signálu. |
||||||||||||||||||||||||||||||||||||||||||||||||
4.6.3 Reference okruhu
Schéma zapojení pro režim SERIAL je znázorněno na obrázku 4-8. Obrázek 4-8 Schéma připojení pro režim konfigurace SERIAL
Poznámka!
CCLK je výstup v režimu master a vstup v režimu slave.
5. Clock Pin
5.1 Konecview
Řada produktů FPGA GW5A poskytuje globální síť hodin
(GCLK), který se přímo připojuje ke všem prostředkům zařízení. Kromě GCLK, PLL, HCLK, DDR paměťové rozhraní DQS atd. jsou také k dispozici.
Podrobnější informace o paměťovém rozhraní GCLK, HCLK, PLL a DDR DQS naleznete v následujících příručkách.
- UG306, Arora V Clock Uživatelská příručka
- DS1103, řada GW5A produktového listu FPGA
GCLK: GCLK je distribuován jako 8 hodinových regionů v řadě GW5A
FPGA produkty. Každá hodina poskytuje 16 GCLK. Zdroje hodin GCLK mohou pocházet z vyhrazených hodinových kolíků, výstupu PLL, výstupu HCLK a běžných kabelových zdrojů. Použití vyhrazeného hodinového vstupního kolíku poskytuje lepší výkon hodin.
HCLK: HCLK jsou vysokorychlostní hodiny v řadě produktů FPGA GW5A. Může podporovat vysokorychlostní přenos dat a je vhodný především pro zdrojové protokoly synchronního přenosu dat.
PLL: Bloky PLL v produktech řady FPGA GW5A mohou konfigurovat parametry pro úpravu frekvence (násobení a dělení), fáze a pracovního cyklu.
Hodiny rozhraní paměti DDR DQS
CCLK: Jako hodiny konfiguračního signálu spouští CCLK sekvenci synchronní konfigurace FPGA ve všech režimech kromě JTAG režimu.
EMCCLK: EMCCLK jako externí hodinový vstup, FPGA může volitelně přepnout na použití EMCCLK jako zdroje hodin spíše než interní oscilátor.
Tabulka 5-1 Přechod hodinview
| Jméno | I/O | Nadview | ||||||||||||||||||||||||||||||||||||||||||||||||
| SGCLKT_[x] | I | Vyhrazený hodinový vstupní kolík ovládající stejnou oblast hodin, T (True), [x]: hodiny č. | ||||||||||||||||||||||||||||||||||||||||||||||||
| SGCLKC_[x] | I | Diferenciální vstupní pin SGCLKT_[x], C (Comp), [x]: hodiny No. | ||||||||||||||||||||||||||||||||||||||||||||||||
| MGCLKT_[x] | I | Vyhrazený hodinový vstupní kolík řídící oblast více hodin, T (True), [x]: hodiny č. | ||||||||||||||||||||||||||||||||||||||||||||||||
| MGCLKC_[x] | I | Diferenciální vstupní pin MGCLKT_ x], C (Comp), [x]: hodiny No. | ||||||||||||||||||||||||||||||||||||||||||||||||
| LPLL_C_fb/RPL L_C_fb | I | Levý/pravý vstupní kolík zpětné vazby PLL, C(Comp) | ||||||||||||||||||||||||||||||||||||||||||||||||
| LPLL_T_fb/RPLL _T_fb |
I | Levý/pravý vstupní kolík zpětné vazby PLL, T (pravda) | ||||||||||||||||||||||||||||||||||||||||||||||||
| LPLL_C_in/RPLL _C_in |
I | Levý/pravý hodinový vstupní kolík PLL, C(Comp) | ||||||||||||||||||||||||||||||||||||||||||||||||
| LPLL_C_in/RPLL _C_in |
I | Levý/pravý vstupní hodinový kolík PLL, T (pravda) | ||||||||||||||||||||||||||||||||||||||||||||||||
| EMCCLK | Já, vnitřní slabý tah | Používá se ke konfiguraci volitelného externího hodinového vstupu v režimu master (oproti internímu konfiguračnímu oscilátoru). l V režimu master: FPGA může volitelně přepnout na použití EMCCLK jako zdroje hodin spíše než interního oscilátoru. l V režimu slave: EMCCLK není spojeno s režimem slave. |
||||||||||||||||||||||||||||||||||||||||||||||||
| CCLK | I/O, vnitřní slabý pull-up | Jako konfigurační hodinový pin spouští CCLK synchronní konfigurační sekvenci FPGA ve všech režimech kromě JTAG režimu. l V režimu master: CCLK je výstup jako konfigurační zdroj hodin. l V režimu slave: CCLK je vstup a vyžaduje připojení k externímu zdroji hodin. Poznámka! CCLK je klíčový hodinový signál, takže musí být zajištěna dobrá integrita signálu. |
||||||||||||||||||||||||||||||||||||||||||||||||
| TCK | Já, vnitřní slabý tah | JTAG režim: Vstup sériového hodin | ||||||||||||||||||||||||||||||||||||||||||||||||
5.2 Úvahy o schematickém návrhu
1. Výběr pinů systémových hodin: GCLK je přímo připojen ke všem zdrojům v zařízení. Konec GCLK_T se doporučuje, pokud GCLK vstupuje z jednoho konce. Pokud jsou externí hodiny jako vstup hodin PLL, doporučuje se použít vstup z vyhrazeného pinu PLL. A konec PLL_T je vybrán, pokud externí hodiny vstupují z jednoho konce.
2. Reference obvodu externího krystalového oscilátoru.
Obrázek 5-1 Obvod externího krystalového oscilátoru FPGA
FB je feritová kulička, s referenčním modelem MH2029-221Y, přesností odporu více než ±5 % a přesností kapacitance více než ±10 %.
6. Diferenciální kolíky
1. Přesview
Diferenciální přenos je forma technologie přenosu signálu, která funguje podle rozdílů mezi signálním vedením a pozemním vedením. Diferenciální převodovka přenáší signály na těchto dvou linkách ampšířka těchto dvou signálů je stejná a mají stejnou fázi, ale vykazují opačnou polaritu.
2. LVDS
LVDS je nízkoobjemovýtagDiferenciální signál, který nabízí nízkou spotřebu energie, nízkou bitovou chybovost, nízké přeslechy a nízké vyzařování. Usnadňuje přenos dat pomocí low-voltage výkyvný vysokorychlostní diferenciál. Různé balíčky využívají různé signály. Další podrobnosti naleznete v části True LVDS v příručce Package Pinout Manual.
3. Úvahy o schematickém návrhu
Všechny banky řady GW5A produktů FPGA podporují skutečný diferenciální vstup.
Diferenciální vstup vyžaduje externí zakončovací odpor 100 ohmů, který je umístěn na desce plošných spojů co nejblíže vstupním kolíkům. Návrh desky plošných spojů potřebuje řídit rozdílovou impedanci vedení na přibližně 100 ohmů.
7. Pinout
Před návrhem obvodů by uživatelé měli vzít v úvahu celkovou distribuci pinů FPGA a učinit informovaná rozhodnutí související s aplikací funkcí architektury zařízení, včetně I/O LOGIC, zdrojů globálních hodin, zdrojů PLL atd.
Všechny banky řady GW5A produktů FPGA podporují skutečný výstup LVDS, podívejte se prosím na řadu GW5A s FPGA Product Pinout, abyste se ujistili, že odpovídající piny podporují skutečný výstup LVDS.
Pro podporu SSTL, HSTL atd. poskytuje každá banka také jeden nezávislý svtage zdroj (VREF) jako referenční svtagE. Uživatelé si mohou vybrat VREF z interního referenčního dílutage banky (0.5 * VCCIO) nebo externí referenční objtage VREF pomocí libovolného I/O z banky.
Pinout související s DDR najdete v TN662, Gowin FPGA-based DDR2 & DDR3 Hardware Design Reference Manual.
Poznámka!
Před a během konfigurace jsou všechny GPIO zařízení vnitřně slabé pull-up. Po dokončení konfigurace je stav I/O Žádný, což lze konfigurovat pomocí softwaru. Stav I/O souvisejících s CONFIG se liší v závislosti na režimu konfigurace.
Specifikace:
- Produktová řada: GW5A FPGA
- Model: série GW5A
- Ochranná známka: Guangdong Gowin Semiconductor Corporation
- Schematický manuál: UG987-1.2E
- Registrace ochranné známky: Čína, americký patent a ochranná známka
Office a další země
Často kladené otázky (FAQ):
Otázka: Mohu reprodukovat nebo přenášet jakoukoli část dokumentu?
Odpověď: Ne, reprodukce nebo přenos jakékoli části dokumentu je bez předchozího písemného souhlasu GOWINSEMI zakázán.
Otázka: Je na produkt poskytována záruka?
Odpověď: GOWINSEMI nepřebírá žádnou odpovědnost a neposkytuje žádnou záruku kromě případů uvedených v podmínkách prodeje GOWINSEMI.
Otázka: Jak často je dokumentace aktualizována?
Odpověď: Dokumentace může být aktualizována kdykoli bez předchozího upozornění. Pro aktuální dokumentaci a chyby se doporučuje kontaktovat GOWINSEMI.
Dokumenty / zdroje
 |
Řada GOWIN GW5A produktů FPGA [pdfNávod k obsluze Řada GW5A produktů FPGA, řada GW5A, produktů FPGA, produkty FPGA, produkty |
