Referenční příručka Arty Z7
Arty Z7 je vývojová platforma připravená k použití navržená kolem Zynq-7000™ All Programmable System-on-Chip (AP SoC) od Xilinx. Architektura Zynq-7000 těsně integruje dvoujádrový 650 MHz () procesor ARM Cortex-A9 s logikou FPGA (Field Programmable Gate Array) řady Xilinx. Toto párování poskytuje možnost obklopit výkonný procesor jedinečnou sadou softwarově definovaných periferií a ovladačů, které jste si sami přizpůsobili pro cílovou aplikaci.
Každá sada nástrojů Vivado, Petalinux a SDSoC poskytuje přístupnou cestu mezi definováním vaší vlastní sady periferií a převedením její funkčnosti na operační systém Linux () nebo program na bázi kovu běžící na procesoru. Pro ty, kteří hledají tradičnější zkušenosti s návrhem digitální logiky, je také možné ignorovat procesory ARM a programovat FPGA Zynq jako kterékoli jiné FPGA Xilinx. Digilent poskytuje řadu materiálů a zdrojů pro Arty Z7, které vás rychle zprovozní a zprovozní vámi zvolený nástroj.
Referenční příručka Arty Z7 [Reference.Digilentinc]
Stáhněte si tento referenční manuál
- Tato referenční příručka zatím není k dispozici ke stažení.
Vlastnosti
Procesor ZYNQ
- 650MHz dvoujádrový procesor Cortex-A9
- Řadič paměti DDR3 s 8 kanály DMA a 4 porty High Performance AXI3 Slave
- Vysokopásmové periferní řadiče: 1G Ethernet, USB 2.0, SDIO
- Nízkopásmový periferní ovladač: SPI, UART, CAN, I2C
- Programovatelný od JTAG, Quad-SPI flash a microSD karta
- Programovatelná logika ekvivalentní k Artix-7 FPGA
Paměť
- 512 MB DDR3 s 16bitovou sběrnicí @ 1050 Mbps
- 16MB Quad-SPI Flash s továrně naprogramovaným 48bitovým globálně jedinečným identifikátorem kompatibilním s EUI-48/64™
- microSD slot
Moc
- Napájení z USB nebo jakéhokoli externího zdroje 7V-15V
USB a Ethernet
- Gigabit Ethernet PHY
- USB-JTAG Programování obvodů
- USB-UART můstek
- USB OTG PHY (podporuje pouze hostitele)
Audio a video
- HDMI sink port (vstup)
- Zdrojový port HDMI (výstup)
- PWM řízený mono audio výstup s 3.5 mm jackem
Spínače, tlačítka a LED diody
- 4 tlačítka
- 2 posuvné spínače
- 4 LED diod
- 2 RGB LED
Rozšiřující konektory
- Dva porty Pmod
- 16 Celkový počet I/O FPGA
- Arduino/chipKIT Shield konektor
- Až 49 FPGA I/O celkem (viz tabulka níže)
- 6 Jednostranné analogové vstupy 0-3.3 V do XADC
- 4 Diferenciální 0-1.0 V Analogové vstupy do XADC
Možnosti nákupu
Arty Z7 lze zakoupit s vloženým Zynq-7010 nebo Zynq-7020. Tyto dvě varianty produktu Arty Z7 jsou označovány jako Arty Z7-10 a Arty Z7-20. Když dokumentace Digilent popisuje funkce, které jsou společné pro obě tyto varianty, označují se společně jako „Arty Z7“. Při popisu něčeho, co je společné pouze pro konkrétní variantu, bude varianta výslovně označena svým názvem.
Jediný rozdíl mezi Arty Z7-10 a Arty Z7-20 jsou možnosti části Zynq a množství I/O dostupných na konektoru shield. Procesory Zynq mají oba stejné možnosti, ale -20 má asi 3x větší vnitřní FPGA než -10. Rozdíly mezi těmito dvěma variantami jsou shrnuty níže:
| Varianta produktu | Arty Z7-10 | Arty Z7-20 |
| Část Zynq | XC7Z010-1CLG400C | XC7Z020-1CLG400C |
| 1 MSPS na čipu ADC () | Ano | Ano |
| Vyhledávací tabulky (LUT) | 17,600 | 53,200 |
| Žabky | 35,200 | 106,400 |
| Blok RAM () | 270 kB | 630 kB |
| Dlaždice pro správu hodin | 2 | 4 |
| Dostupný štít I/O | 26 | 49 |
U Arty Z7-10 není vnitřní řada digitálního stínění (IO26-IO41) a IOA (také označovaná jako IO42) připojena k FPGA a A0-A5 lze použít pouze jako analogové vstupy. To neovlivní funkčnost většiny stávajících štítů Arduino, protože většina nepoužívá tuto vnitřní řadu digitálních signálů.
Desku lze zakoupit samostatně nebo s poukazem na odemknutí sady nástrojů Xilinx SDSoC. Poukaz SDSoC odemkne 1-letou licenci a lze jej použít pouze s Arty Z7. Po vypršení licence lze jakoukoli verzi SDSoC, která byla vydána během tohoto 1 roku, nadále používat neomezeně dlouho. Další informace o nákupu naleznete na produktové stránce Arty Z7 (http://store.digilentinc.com/artyz7-apsoc-zynq-7000-development-board-for-makers-and-hobbyists/).
Při koupi je také možné přidat microSD kartu, 12V 3A napájení a micro USB kabel dle potřeby.
Všimněte si, že kvůli menšímu FPGA v Zynq-7010 není příliš vhodné pro použití v SDSoC pro aplikace vestavěného vidění. Pokud mají zájem o tyto typy aplikací, doporučujeme lidem zakoupit Arty Z7-20.
Rozdíly od PYNQ-Z1
Arty Z7-20 sdílí přesně stejný SoC s PYNQ-Z1. Pokud jde o funkce, Arty Z7-20 postrádá mikrofonní vstup, ale přidává tlačítko Power-on Reset. Software napsaný pro PYNQ-Z1 by měl běžet beze změny s výjimkou mikrofonního vstupu, jehož FPGA pin je ponechán nezapojený.
Softwarová podpora
Arty Z7 je plně kompatibilní s vysoce výkonným Xilinx Vivado Design Suite. Tato sada nástrojů spojuje návrh logiky FPGA a vestavěný vývoj softwaru ARM do snadno použitelného a intuitivního toku návrhu. Lze jej použít pro navrhování systémů jakékoli složitosti, od kompletního operačního systému provozujícího několik serverových aplikací v tandemu až po jednoduchý program z kovu, který ovládá některé LED diody.
Je také možné zacházet se Zynq AP SoC jako se samostatným FPGA pro ty, kteří nemají zájem o použití procesoru ve svém návrhu. Od vydání Vivado 2015.4 jsou funkce Logic Analyzer a High-level Synthesis v Vivado zdarma k použití pro všechny WebPACK cíle, což zahrnuje Arty Z7. Logic Analyzer pomáhá s logikou ladění a nástroj HLS vám umožňuje kompilovat kód C přímo do HDL.
Platformy Zynq se dobře hodí jako vestavěné cíle Linuxu a Arty Z7 není výjimkou. Abychom vám pomohli začít, Digilent poskytuje projekt Petalinux, který vás rychle zprovozní a spustí se systémem Linux. Pro více informací viz Arty Z7 Resource Center (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start).
Arty Z7 lze také použít v prostředí Xilinx SDSoC, které vám umožňuje snadno navrhovat FPGA akcelerované programy a video pipeline ve zcela C/C++ prostředí. Další informace o SDSoC naleznete na Stránky Xilinx SDSoC
(https://www.xilinx.com/products/design-tools/software-zone/sdsoc.html). Digilent vydá platformu podporující video s podporou Linuxu včas před vydáním SDSoC 2017.1. Všimněte si, že kvůli menšímu FPGA v Arty Z7-10 jsou s touto platformou zahrnuty pouze velmi základní ukázky zpracování videa. Digilent doporučuje Arty Z7-20 pro zájemce o zpracování videa.
Ti, kteří jsou obeznámeni se staršími sadami nástrojů Xilinx ISE/EDK z doby před vydáním Vivado, se mohou také rozhodnout použít Arty Z7 v této sadě nástrojů. Digilent nemá mnoho materiálů, které by to podpořily, ale vždy můžete požádat o pomoc na Fórum Digilent (https://forum.digilentinc.com).
Napájecí zdroje
Arty Z7 lze napájet z Digilent USB-JTAG-UART port (J14) nebo z jiného typu zdroje energie, jako je baterie nebo externí zdroj napájení. Propojka JP5 (poblíž vypínače) určuje, který zdroj napájení se použije.
Port USB 2.0 může dodávat proud maximálně 0.5 A podle specifikací. To by mělo poskytnout dostatek výkonu pro méně složité návrhy. Náročnější aplikace, včetně těch, které řídí více periferních desek nebo jiných zařízení USB, mohou vyžadovat více energie, než může poskytnout port USB. V tomto případě se spotřeba energie zvýší, dokud nebude omezena hostitelem USB. Tento limit se mezi výrobci hostitelských počítačů značně liší a závisí na mnoha faktorech. Když je v aktuálním limitu, jednou zvtagKolejnice klesnou pod svou nominální hodnotu, Zynq je resetován signálem Power-on Reset a spotřeba energie se vrátí na svou klidovou hodnotu. Některé aplikace mohou také vyžadovat spuštění bez připojení k portu USB počítače. V těchto případech lze použít externí napájecí zdroj nebo baterii.
Externí napájecí zdroj (např. nástěnná bradavice) lze použít jeho zapojením do napájecího konektoru (J18) a nastavením propojky JP5 na „REG“. Napájení musí používat koaxiální, středově kladnou zástrčku o vnitřním průměru 2.1 mm a dodávat 7 V DC až 15 V DC. Vhodné zásoby lze zakoupit u Digilent webnebo prostřednictvím katalogových prodejců, jako je DigiKey. Napájecí zdroj objtagnapětí nad 15 V DC může způsobit trvalé poškození. Vhodný externí napájecí zdroj je součástí sady příslušenství Arty Z7.
Podobně jako při použití externího napájecího zdroje lze pro napájení Arty Z7 použít baterii připojením ke stínícímu konektoru a nastavením jumperu JP5 na „REG“. Kladný pól baterie musí být připojen ke kolíku označenému „VIN“ na J7 a záporný pól musí být připojen ke kolíku označenému GND () na J7.
Integrovaný PMU Texas Instruments TPS65400 vytváří požadované 3.3V, 1.8V, 1.5V a 1.0V zdroje z hlavního napájecího vstupu. Tabulka 1.1 poskytuje další informace (typické proudy silně závisí na konfiguraci Zynq a uvedené hodnoty jsou typické pro středně velké/rychlostní konstrukce).
Arty Z7 nemá vypínač, takže když je připojen zdroj napájení a zvolen pomocí JP5, bude vždy zapnutý. Pro reset Zynq bez odpojení a opětovného připojení napájení lze použít červené tlačítko SRST. LED indikátor napájení () (LD13) svítí, když všechny napájecí lišty dosáhnou svého jmenovitého objemutage.
| Zásobování | Obvody | Current (max/typical) |
| 3.3V | FPGA I/O, USB porty, Hodiny, Ethernet, SD slot, Flash, HDMI | 1.6A/0.1A až 1.5A |
| 1.0V | FPGA, Ethernet Core | 2.6A/0.2A až 2.1A |
| 1.5V | DDR3 | 1.8A/0.1A až 1.2A |
| 1.8V | FPGA Auxiliary, Ethernet I/O, USB Controller | 1.8A/0.1A až 0.6A |
Tabulka 1.1. Zdroje Arty Z7.
Architektura Zynq APSoC
Zynq APSoC je rozdělen do dvou odlišných subsystémů: Processing System (PS) a Programmable Logic (PL). Obrázek 2.1 ukazuje overview architektury Zynq APSoC, s PS zbarveným světle zeleně a PL žlutým. Pamatujte, že řadič PCIe Gen2 a multigigabitové transceivery nejsou k dispozici na zařízeních Zynq-7020 nebo Zynq-7010. 
(https://reference.digilentinc.com/_detail/zybo/zyng1.png?id=reference%3Aprogrammable-logic%3Aarty-z7%3Areference-manual)
Obrázek 2.1 Architektura Zynq APSoC
PL je téměř identický s Xilinx 7-series Artix FPGA, kromě toho, že obsahuje několik vyhrazených portů a sběrnic, které jej těsně propojují s PS. PL také neobsahuje stejný konfigurační hardware jako typické FPGA řady 7 a musí být konfigurováno buď přímo procesorem, nebo přes JTAG přístav.
PS se skládá z mnoha komponent, včetně Application Processing Unit (APU, který obsahuje 2 procesory Cortex-A9), Advanced Microcontroller Bus Architecture (AMBA) Interconnect, řadiče paměti DDR3 a různých periferních řadičů s jejich vstupy a výstupy multiplexovanými na 54 vyhrazených piny (nazývané multiplexované I/O nebo MIO piny). Periferní řadiče, které nemají své vstupy a výstupy připojeny k pinům MIO, mohou místo toho směrovat své I/O přes PL přes rozhraní Extended-MIO (EMIO). Periferní řadiče jsou připojeny k procesorům jako slave přes AMBA propojení a obsahují čitelné/zapisovatelné řídicí registry, které jsou adresovatelné v paměťovém prostoru procesorů. Programovatelná logika je také připojena k propojení jako slave a návrhy mohou implementovat více jader do struktury FPGA, z nichž každé také obsahuje adresovatelné řídicí registry. Dále jádra implementovaná v PL mohou spouštět přerušení procesorů (zapojení neznázorněné na obr. 3) a provádět DMA přístupy k paměti DDR3.
Existuje mnoho aspektů architektury Zynq APSoC, které přesahují rámec tohoto dokumentu. Úplný a důkladný popis naleznete na Technická referenční příručka Zynq ug585-Zynq-7000TRM [PDF]
Tabulka 2.1 ukazuje externí komponenty připojené k MIO pinům Arty Z7. Předvolby Zynq File nalezený na Arty Z7 Resource Center (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start) lze importovat do EDK a Vivado Designs pro správnou konfiguraci PS pro práci s těmito periferiemi.
| MIO 500 3.3 V | Periferní zařízení |
| Kolík | ENET 0 | SPI Flash | USB 0 | Štít | UART 0 |
| 0 (N/C) | |||||
| 1 | CS () | ||||
| 2 | DQ0 | ||||
| 3 | DQ1 | ||||
| 4 | DQ2 | ||||
| 5 | DQ3 | ||||
| 6 | SCLK () | ||||
| 7 (N/C) | |||||
| 8 | SLCK FB | ||||
| 9 | Ethernetový reset | ||||
| 10 | Přerušení Ethernetu | ||||
| 11 | USB přes proud | ||||
| 12 | Resetování štítu | ||||
| 13 (N/C) | |||||
| 14 | Vstup UART | ||||
| 15 | Výstup UART |
| MIO 501 1.8V | Periferní zařízení | ||
| Kolík | ENET 0 | USB 0 | SDIO 0 |
| 16 | TXCK | ||
| 17 | TXD0 | ||
| 18 | TXD1 | ||
| 19 | TXD2 | ||
| 20 | TXD3 | ||
| 21 | TXCTL | ||
| 22 | RXCK | ||
| 23 | RXD0 | ||
| 24 | RXD1 | ||
| 25 | RXD2 | ||
| 26 | RXD3 | ||
| 27 | RXCTL | ||
| 28 | ÚDAJE4 | ||
| 29 | DIR | ||
| 30 | STP | ||
| 31 | NXT | ||
| 32 | ÚDAJE0 | ||
| 33 | ÚDAJE1 | ||
| 34 | ÚDAJE2 | ||
| 35 | ÚDAJE3 | ||
| 36 | CLK | ||
| 37 | ÚDAJE5 | ||
| 38 | ÚDAJE6 | ||
| 39 | ÚDAJE7 | ||
| 40 | CCLK | ||
| 41 | CMD | ||
| 42 | D0 | ||
| 43 | D1 | ||
| 44 | D2 | ||
| 45 | D3 | ||
| 46 | RESETOVAT | ||
| 47 | CD | ||
| 48 (N/C) | |||
| 49 (N/C) | |||
| 50 (N/C) | |||
| 51 (N/C) | |||
| 52 | MDC | ||
| 53 | MDIO |
Konfigurace Zynq
Na rozdíl od zařízení Xilinx FPGA jsou zařízení APSoC, jako je Zynq-7020, navržena kolem procesoru, který funguje jako master pro programovatelnou logickou strukturu a všechny ostatní periferie na čipu v systému zpracování. To způsobuje, že spouštěcí proces Zynq je více podobný procesu mikrokontroléru než FPGA. Tento proces zahrnuje načtení a spuštění procesoru Zynq Boot Image, který obsahuje First Stage Bootloader (FSBL), bitový tok pro konfiguraci programovatelné logiky (volitelné) a uživatelskou aplikaci. Proces spouštění je rozdělen do tří sekundtages:
Stage 0
Po zapnutí Arty Z7 nebo resetu Zynq (v softwaru nebo stisknutím tlačítka SRST) začne jeden z procesorů (CPU0) provádět vnitřní část kódu pouze pro čtení, která se nazývá BootROM. Pokud a pouze v případě, že byl Zynq právě zapnutý, BootROM nejprve zachytí stav pinů režimu do registru režimu (piny režimu jsou připojeny k JP4 na Arty Z7). Pokud se BootROM spouští kvůli události reset, pak piny režimu nejsou zablokovány a použije se předchozí stav registru režimu. To znamená, že Arty Z7 potřebuje cyklus napájení, aby zaregistroval jakoukoli změnu v propojce režimu programování (JP4). Dále BootROM zkopíruje FSBL z formy energeticky nezávislé paměti určené registrem režimu do 256 KB interní RAM () v rámci APU (nazývané On-Chip Memory nebo OCM). FSBL musí být zabaleno do spouštěcího obrazu Zynq, aby jej BootROM správně zkopírovala. Poslední věc, kterou BootROM dělá, je předání provádění FSBL v OCM.
Stage 1
Během této stage, FSBL nejprve dokončí konfiguraci komponent PS, jako je řadič paměti DDR. Poté, pokud je v zaváděcím obrazu Zynq přítomen bitový tok, je načten a použit ke konfiguraci PL. Nakonec se uživatelská aplikace načte do paměti ze spouštěcího obrazu Zynq a předá se jí provedení.
Stage 2
Poslední stage je provedení uživatelské aplikace, která byla načtena FSBL. Může to být jakýkoli druh programu, od jednoduchého designu „Ahoj světe“ až po Second Stage Boot loader používaný ke spuštění operačního systému, jako je Linux. Podrobnější vysvětlení procesu spouštění naleznete v kapitole 6 Technická referenční příručka Zynq (Podpora [PDF]).
Zynq Boot Image je vytvořen pomocí Vivado a Xilinx Software Development Kit (Xilinx SDK). Informace o vytváření tohoto obrazu naleznete v dostupné dokumentaci Xilinx pro tyto nástroje.
Arty Z7 podporuje tři různé režimy spouštění: microSD, Quad SPI Flash a JTAG. Režim bootování se volí pomocí propojky Mode (JP4), která ovlivňuje stav konfiguračních pinů Zynq po zapnutí. Obrázek 3.1 ukazuje, jak jsou zapojeny konfigurační piny Zynq na Arty Z7.
(https://reference.digilentinc.com/_detail/reference/programmable-logic/arty-z7/arty-z7-config.png?d=reference%3Aprogrammable-ogic%3Aartyz7%3Areference-manual)
Obrázek 3.1. Konfigurační piny Arty Z7.
Tři režimy spouštění jsou popsány v následujících částech.
Režim spouštění microSD
Arty Z7 podporuje bootování z microSD karty zasunuté do konektoru J9. Následující postup vám umožní zavést Zynq z microSD pomocí standardního spouštěcího obrazu Zynq vytvořeného pomocí nástrojů Xilinx:
- Naformátujte kartu microSD na FAT32 file systém.
- Zkopírujte spouštěcí obraz Zynq vytvořený pomocí Xilinx SDK na kartu microSD.
- Přejmenujte spouštěcí obraz Zynq na kartě microSD na BOOT.bin.
- Vysuňte kartu microSD z počítače a vložte ji do konektoru J9 na Arty Z7.
- Připojte zdroj napájení k Arty Z7 a vyberte jej pomocí JP5.
- Umístěte jednu propojku na JP4, zkratujte dva horní kolíky (označené „SD“).
- Zapněte desku. Deska nyní spustí obraz na kartě microSD.
Režim Quad SPI Boot
Arty Z7 má integrovaný 16MB Quad-SPI Flash, ze kterého může Zynq bootovat. Dokumentace dostupná od Xilinx popisuje, jak používat Xilinx SDK k naprogramování spouštěcího obrazu Zynq do zařízení Flash připojeného k Zynq. Jakmile je do Quad SPI Flash načten spouštěcí obraz Zynq, lze z něj zavést následující kroky:
- Připojte zdroj napájení k Arty Z7 a vyberte jej pomocí JP5.
- Umístěte jednu propojku na JP4, zkratujte dva středové kolíky (označené „QSPI“).
- Zapněte desku. Deska nyní spustí obraz uložený v Quad SPI flash.
JTAG Spouštěcí režim
Při umístění do JTAG boot režimu, procesor počká, dokud hostitelský počítač pomocí nástrojů Xilinx nenahraje software. Po načtení softwaru je možné buď nechat software spustit se, nebo jej procházet řádek po řádku pomocí Xilinx SDK.
Je také možné přímo nakonfigurovat PL přes JTAGnezávisle na procesoru. To lze provést pomocí Vivado Hardware Server.
Arty Z7 je nakonfigurován pro bootování v Cascaded JTAG režim, který umožňuje přístup k PS přes stejný JTAG port jako PL. Je také možné zavést Arty Z7 v Independent JTAG režimu načtením propojky v JP2 a jejím zkratováním. To způsobí, že PS nebude přístupný z palubní jednotky JTAG obvodů a v řetězci skenování bude viditelný pouze PL. Pro přístup k PS přes JTAG zatímco v nezávislém JTAG režimu, uživatelé budou muset směrovat signály pro PJTAG periferie přes EMIO a ke komunikaci s ní použijte externí zařízení.
Quad SPI Flash
Arty Z7 je vybaven sériovým NOR bleskem Quad SPI. Na této desce je použit Spansion S25FL128S. Paměť Multi-I/O SPI Flash se používá k zajištění trvalého kódu a ukládání dat. Lze jej použít k inicializaci podsystému PS a také ke konfiguraci podsystému PL. Relevantní atributy zařízení jsou:
- 16 MB ()
- podpora x1, x2 a x4
- Rychlost sběrnice až 104 MHz (), podporuje konfigurační rychlosti Zynq @ 100 MHz (). V režimu Quad SPI to znamená 400 Mb/s
- Napájení z 3.3V
SPI Flash se připojuje k Zynq-7000 APSoC a podporuje rozhraní Quad SPI. To vyžaduje připojení ke konkrétním pinům v MIO Bank 0/500, konkrétně MIO[1:6,8], jak je uvedeno v datasheetu Zynq. Je použit režim zpětné vazby Quad-SPI, takže qspi_sclk_fb_out/MIO[8] je ponecháno volně přepínat a je připojeno pouze k 20K pull-up rezistoru na 3.3V. To umožňuje hodinovou frekvenci Quad SPI vyšší než FQSPICLK2 (viz Technická referenční příručka Zynq
( ug585-Zynq-7000-TRM [PDF]) více o tom).
Paměť DDR
Arty Z7 obsahuje paměťové komponenty DDR43 IS16256TR125A-3KBL vytvářející jednořadé, 16bitové široké rozhraní a celkovou kapacitu 512 MiB. DDR3 je připojena k řadiči pevné paměti v procesorovém subsystému (PS), jak je uvedeno v dokumentaci Zynq.
PS obsahuje rozhraní paměťového portu AXI, řadič DDR, související PHY a vyhrazenou I/O banku. Rozhraní paměti DDR3 je podporováno rychlostí až 533 MHz ()/1066 XNUMX Mb/s¹.
Arty Z7 byl směrován se 40 ohmy (+/-10 %) stopovou impedancí pro signály s jedním zakončením a diferenciální hodiny a stroboskopy byly nastaveny na 80 ohmů (+/-10 %). Funkce zvaná DCI (digitálně řízená impedance) se používá k přizpůsobení síly měniče a impedance zakončení kolíků PS k impedanci stopy. Na straně paměti každý čip kalibruje své zakončení na matrici a sílu měniče pomocí 240ohmového odporu na kolíku ZQ.
Z důvodů uspořádání byly dvě skupiny datových bajtů (DQ[0-7], DQ[8-15]) prohozeny. Za stejným účelem byly datové bity uvnitř bajtových skupin také prohozeny. Tyto změny jsou pro uživatele transparentní. Během celého procesu návrhu byly dodrženy pokyny Xilinx PCB.
Paměťové čipy i banka PS DDR jsou napájeny z 1.5V zdroje. Středová reference 0.75 V je vytvořena pomocí jednoduchého odporového děliče a je k dispozici Zynq jako externí reference.
Pro správnou funkci je nezbytné, aby byl řadič paměti PS správně nakonfigurován. Nastavení sahají od skutečné paměti až po zpoždění trasování desky. Pro vaše pohodlí jsou předvolby Zynq file pro Arty Z7 je k dispozici na centrum zdrojů
(https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start) a automaticky nakonfiguruje jádro Zynq Processing System IP se správnými parametry.
Pro nejlepší výkon DDR3 je v nástroji PS Configuration Tool v nástrojích Xilinx povoleno školení DRAM pro vyrovnávání zápisu, čtení brány a čtení dat. Trénink provádí řídicí jednotka dynamicky, aby se zohlednilo zpoždění desky, změny procesu a teplotní drift. Optimální počáteční hodnoty pro trénovací proces jsou zpoždění desky (zpoždění šíření) pro určité paměťové signály.
Pro každou ze skupin bajtů jsou specifikována zpoždění desky. Tyto parametry jsou specifické pro desku a byly vypočteny ze zpráv o délce stopy PCB. Hodnoty DQS to CLK Delay a Board Delay jsou vypočteny specificky pro návrh PCB paměťového rozhraní Arty Z7.
Další podrobnosti o provozu paměťového řadiče naleznete v Xilinx Technická referenční příručka Zynq ( ug585-Zynq-7000-TRM [PDF]).
¹Maximální aktuální hodinová frekvence je 525 MHz () na Arty Z7 kvůli omezení PLL.
USB UART Bridge (sériový port)
Arty Z7 obsahuje můstek FTDI FT2232HQ USB-UART (připojený ke konektoru J14), který vám umožňuje používat počítačové aplikace k
komunikovat s deskou pomocí standardních příkazů COM portu (nebo TTY rozhraní v Linuxu). Ovladače jsou automaticky instalovány ve Windows a novějších verzích Linuxu. Data sériového portu se vyměňují se Zynq pomocí dvoudrátového sériového portu (TXD/RXD). Po instalaci ovladačů mohou být I/O příkazy z PC směrovány na COM port k produkci sériového datového provozu na pinech Zynq. Port je vázán na piny PS (MIO) a lze jej použít v kombinaci s řadičem UART.
Předvolby Zynq file (k dispozici v Arty Z7 Resource Center (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start))
stará se o mapování správných MIO pinů na řadič UART 0 a používá následující výchozí parametry protokolu: přenosová rychlost 115200, 1 stop bit, žádná parita, délka znaku 8 bitů.
Dvě zabudované stavové LED diody poskytují vizuální zpětnou vazbu o provozu procházejícím portem: LED vysílání () (LD11) a LED dioda příjmu () (LD10). Názvy signálů, které naznačují směr, jsou z boduview DTE (Data Terminal Equipment), v tomto případě PC.
FT2232HQ se také používá jako ovladač pro Digilent USB-JTAG obvody, ale USB-UART a USB-JTAG funkce se chovají zcela nezávisle na sobě. Programátoři, kteří mají zájem o využití funkce UART FT2232 ve svém návrhu, se nemusí starat o JTAG obvody interferující s datovými přenosy UART a naopak. Kombinace těchto dvou funkcí do jednoho zařízení umožňuje Arty Z7 programovat, komunikovat s ním přes UART a napájet z počítače připojeného pomocí jediného Micro USB kabelu.
Signál DTR z ovladače UART na FT2232HQ je připojen k MIO12 zařízení Zynq přes JP1. Pokud by bylo IDE Arduino portováno pro práci s Arty Z7, lze tuto propojku zkratovat a MIO12 lze použít k uvedení Arty Z7 do stavu „připraveno na přijetí nového náčrtu“. To by napodobovalo chování typických zavaděčů Arduino IDE.
microSD slot
Arty Z7 poskytuje slot MicroSD (J9) pro trvalé ukládání externí paměti a také pro spouštění Zynq. Slot je zapojen do banky 1/501 MIO[40-47], včetně Card Detect. Na straně PS je periferie SDIO 0 namapována na tyto piny a řídí komunikaci s SD kartou. Pinout lze vidět v tabulce 7.1. Periferní ovladač podporuje 1bitové a 4bitové přenosové režimy SD, ale nepodporuje režim SPI. Založeno na Technická referenční příručka Zynq ( Podpora [PDF] ), Režim hostitele SDIO je jediný podporovaný režim.
| Název signálu | Popis | Pin Zynq | Pin slotu SD |
| SD_D0 | Data[0] | MIO42 | 7 |
| SD_D1 | Data[1] | MIO43 | 8 |
| SD_D2 | Data[2] | MIO44 | 1 |
| SD_D3 | Data[3] | MIO45 | 2 |
| SD_CCLK | Hodiny | MIO40 | 5 |
| SD_CMD | Příkaz | MIO41 | 3 |
| SD_CD | Detekce karty | MIO47 | 9 |
Tabulka 7.1. microSD pinout
Slot SD je napájen z 3.3 V, ale je připojen přes MIO Bank 1/501 (1.8 V). Proto tento překlad provádí řadič úrovně TI TXS02612. TXS02612 je ve skutečnosti 2portový expandér SDIO portů, ale používá se pouze jeho funkce pro posun úrovně. Schéma zapojení je vidět na obrázku 7.1. Mapování správných pinů a konfigurace rozhraní je řešena předvolbami Arty 7 Zynq file, k dispozici na Arty Z7 Resource Center (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start).
(https://reference.digilentinc.com/_detail/reference/programmable-logic/arty-z7/arty-z7-microsd.png?id=reference%3Aprogrammable-logic%3Aartyz7%3Areference-manual)
Obrázek 7.1. signály slotu microSD
Podporovány jsou nízkorychlostní i vysokorychlostní karty, maximální taktovací frekvence je 50 MHz (). Karta třídy 4 nebo lepší
doporučeno.
Informace o zavádění systému z karty SD naleznete v části 3.1. Pro více informací navštivte Technická referenční příručka Zynq ( ug585-Zynq-7000-TRM [PDF]).
USB Host
Arty Z7 implementuje jedno ze dvou dostupných rozhraní PS USB OTG na zařízení Zynq. Jako PHY je použit čip Microchip USB3320 USB 2.0 Transceiver Chip s 8bitovým rozhraním ALPI. PHY obsahuje kompletní HS-USB fyzický front-end podporující rychlosti až 480 Mb/s. PHY je připojen k MIO Bank 1/501, která je napájena 1.8V. Na PS se používá periferie usb0, připojená přes MIO[28-39]. Rozhraní USB OTG je nakonfigurováno tak, aby fungovalo jako vestavěný hostitel. Režimy USB OTG a USB zařízení nejsou podporovány.
Arty Z7 je technicky „vestavěný hostitel“, protože neposkytuje požadovanou kapacitu 150 µF na VBUS potřebnou pro kvalifikaci jako hostitel pro všeobecné účely. Arty Z7 je možné upravit tak, aby splňovala požadavky na USB hostitele pro všeobecné použití nabitím C41 kondenzátorem 150 µF. Pouze ti, kdo mají zkušenosti s pájením malých součástek na deskách plošných spojů, by se měli pokoušet o toto přepracování. Mnoho periferních zařízení USB bude fungovat bez načítání C41. Ať už je Arty Z7 nakonfigurován jako vestavěný hostitel nebo univerzální hostitel, může poskytnout 500 mA na 5V lince VBUS. Pamatujte, že načtení C41 může způsobit reset Arty Z7 při spouštění vestavěného Linuxu při napájení z USB portu, bez ohledu na to, zda je k hostitelskému portu připojeno nějaké USB zařízení. To je způsobeno nárazovým proudem, který způsobuje C41, když je povolen hostitelský řadič USB a je zapnutý vypínač VBUS (IC9).
Všimněte si, že pokud váš návrh používá port USB Host (vestavěný nebo univerzální), měl by být Arty Z7 napájen pomocí baterie nebo nástěnného adaptéru schopného poskytnout více energie (jako je ten, který je součástí sady příslušenství Arty Z7).
Ethernetový PHY
Arty Z7 používá Realtek RTL8211E-VL PHY k implementaci 10/100/1000 Ethernet portu pro síťové připojení. PHY se připojuje k MIO Bank 501 (1.8 V) a rozhraní k Zynq-7000 APSoC přes RGMII pro data a MDIO pro správu. Signály pomocného přerušení (INTB) a reset (PHYRSTB) se připojují ke kolíkům MIO MIO10 a MIO9.
Obrázek 9.1. Ethernet PHY signály
Po zapnutí se PHY spustí s povolenou funkcí Auto-Negotiation, inzeruje rychlosti připojení 10/100/1000 a plně duplexní. Pokud je připojen partner podporující Ethernet, PHY s ním automaticky naváže spojení, i když není Zynq nakonfigurován.
Dvě stavové indikátory LED jsou na desce poblíž konektoru RJ-45, který indikuje provoz (LD9) a platný stav spojení (LD8). Tabulka 9.1 ukazuje výchozí chování.
| Funkce | Označovatel | Stát | Popis |
| ODKAZ | LD8 | Trvale zapnuto | Odkaz 10/100/1000 |
| Bliká 0.4 s svítí, 2 s nesvítí | Link, režim Energy Efficient Ethernet (EEE). | ||
| AKT | LD9 | Bliká | Vysílání nebo Příjem |
Tabulka 9.1. Stavové LED diody Ethernet.
Zynq obsahuje dva nezávislé řadiče Gigabit Ethernet. Implementují 10/100/1000 half/full-duplex Ethernet MAC. Z těchto dvou lze GEM 0 mapovat na piny MIO, kde je připojen PHY. Protože je MIO banka napájena z 1.8V, rozhraní RGMII používá 1.8V ovladače HSTL třídy 1. Pro tento I/O standard je v bance 0.9 (PS_MIO_VREF) poskytnuta externí reference 501 V. Mapování správných pinů a konfigurace rozhraní je řešena pomocí Arty Z7 Zynq Presets file, k dispozici na Arty Z7 Resource Center (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start).
Přestože výchozí konfigurace PHY při zapnutí může ve většině aplikací stačit, pro správu je k dispozici sběrnice MDIO. RTL8211E-VL má přiřazenu 5bitovou adresu 00001 na sběrnici MDIO. Pomocí jednoduchých příkazů pro čtení a zápis registru lze vyčíst stavové informace nebo změnit konfiguraci. Realtek PHY se řídí standardní mapou registrů pro základní konfiguraci.
Specifikace RGMII vyžaduje, aby přijímací (RXC) a vysílací hodiny (TXC) byly zpožděny vzhledem k datovým signálům (RXD[0:3], RXCTL a TXD[0:3], TXCTL). Pokyny Xilinx PCB také vyžadují přidání tohoto zpoždění. RTL8211E-VL je schopen vložit 2ns zpoždění jak na TXC, tak na RXC, takže trasování desky není třeba prodlužovat.
PHY je taktováno ze stejných 50 MHz () oscilátor, který taktová Zynq PS. Parazitní kapacita těchto dvou zátěží je dostatečně nízká, aby mohla být řízena z jednoho zdroje.
V síti Ethernet potřebuje každý uzel jedinečnou adresu MAC. Za tímto účelem byla jednorázově programovatelná (OTP) oblast blesku Quad-SPI naprogramována ve výrobě na 48bitový globálně jedinečný identifikátor kompatibilní s EUI-48/64™. Rozsah adres OTP [0x20;0x25] obsahuje identifikátor, přičemž první bajt v pořadí bajtů přenosu je na nejnižší adrese. Odkazovat na Datasheet flash paměti (http://www.cypress.com/file/177966/download) informace o tom, jak získat přístup k regionům OTP. Při použití Petalinuxu je toto automaticky řešeno v zavaděči U-boot a systém Linux je automaticky nakonfigurován tak, aby používal tuto jedinečnou MAC adresu.
Další informace o používání Gigabit Ethernet MAC naleznete v Technická referenční příručka Zynq
( ug585-Zynq-7000-TRM [PDF]).
HDMI
Arty Z7 obsahuje dva porty HDMI bez vyrovnávací paměti: jeden zdrojový port J11 (výstup) a jeden sink port J10 (vstup). Oba porty používají konektory HDMI typu A s datovým a hodinovým signálem ukončeným a připojeným přímo k Zynq PL.
Systémy HDMI i DVI používají stejný signalizační standard TMDS, přímo podporovaný uživatelskou I/O infrastrukturou Zynq PL. Zdroje HDMI jsou také zpětně kompatibilní se zásuvkami DVI a naopak. Jednoduché pasivní adaptéry (k dostání ve většině obchodů s elektronikou) lze tedy použít k ovládání DVI monitoru nebo akceptování DVI vstupu. Zásuvka HDMI obsahuje pouze digitální signály, takže je možný pouze režim DVI-D.
19kolíkové konektory HDMI obsahují tři rozdílové datové kanály, jeden diferenciální hodinový kanál pět GND () připojení, jednodrátovou sběrnici Consumer Electronics Control (CEC), dvoudrátovou sběrnici Display Data Channel (DDC), která je v podstatě I2C sběrnicí, signál Hot Plug Detect (HPD), signál 5 V schopný dodat až 50 mA a jeden vyhrazený (RES) pin. Všechny signály bez napájení jsou připojeny k Zynq PL s výjimkou RES.
| Pin/Signal | J11 (zdroj) | J10 (dřez) | ||
| Popis | FPGA kolík | Popis | FPGA kolík | |
| D[2]_P, D[2]_N | Výstup dat | J18, H18 | Vstup dat | N20, P20 |
| D[1]_P, D[1]_N | Výstup dat | K19, J19 | Vstup dat | T20, U20 |
| D[0]_P, D[0]_N | Výstup dat | K17, K18 | Vstup dat | V20, W20 |
| CLK_P, CLK_N | Hodinový výstup | L16, L17 | Hodinový vstup | N18, P19 |
| CEC | Obousměrné ovládání spotřební elektroniky (volitelné) | G15 | Obousměrné ovládání spotřební elektroniky (volitelné) | H17 |
| SCL, SDA | DDC obousměrné (volitelné) | M17, M18 | DDC obousměrné | U14, U15 |
| HPD/HPA | Detekční vstup hot-plug (invertovaný, volitelný) | R19 | Hot-plug tvrzený výstup | T19 |
Tabulka 10.1. Popis a přiřazení HDMI pinu.
Signály TMDS
HDMI/DVI je vysokorychlostní rozhraní digitálního toku videa využívající diferenciální signalizaci s minimalizací přechodu (TMDS). Aby bylo možné správně využívat kterýkoli z portů HDMI, musí být v Zynq PL implementován standardně vyhovující vysílač nebo přijímač. Podrobnosti o implementaci jsou mimo rozsah tohoto návodu. Podívejte se na repozitář IP Core videoknihovny na Digilent GitHub (https://github.com/Digilent) pro referenční IP připravenou k použití.
Pomocné signály
Kdykoli je dřez připraven a chce oznámit svou přítomnost, propojí napájecí kolík 5V0 s kolíkem HPD. Na Arty Z7 se to děje tak, že signál Hot Plug Assert je vysoko. Všimněte si, že by to mělo být provedeno až poté, co je v Zynq PL implementován podřízený kanál DDC a je připraven vysílat zobrazovaná data.
Display Data Channel neboli DDC je soubor protokolů, které umožňují komunikaci mezi displejem (sink) a grafickým adaptérem (zdrojem). Varianta DDC2B je založena na I2C, přičemž master sběrnice je zdrojem a sběrnice slave je jímka. Když zdroj zjistí vysokou úroveň na kolíku HPD, dotáže se jímky přes sběrnici DDC na možnosti videa. Určuje, zda dřez podporuje DVI nebo HDMI a jaká rozlišení jsou podporována. Teprve poté začne přenos videa. Další informace naleznete ve specifikacích VESA E-DDC.
Consumer Electronics Control, neboli CEC, je volitelný protokol, který umožňuje předávání řídicích zpráv v řetězci HDMI mezi různými produkty. Běžným případem použití je televizní předávání řídicích zpráv pocházejících z univerzálního dálkového ovladače do DVR nebo satelitního přijímače. Jedná se o jednodrátový protokol na úrovni 3.3 V připojený k uživatelskému I/O pinu Zynq PL. Vodič lze ovládat způsobem otevřeného odtoku, který umožňuje více zařízení sdílet společný vodič CEC. Další informace naleznete v dodatku CEC ke specifikacím HDMI 1.3 nebo novějším.
Zdroje hodin
Arty Z7 poskytuje 50 MHz () hodiny na vstup Zynq PS_CLK, který se používá ke generování hodin pro každý ze subsystémů PS. 50 MHz () Vstup umožňuje procesoru pracovat na maximální frekvenci 650 MHz () a řadič paměti DDR3 pracovat na maximální frekvenci 525 MHz () (1050 Mb/s). Předvolby Arty Z7 Zynq file k dispozici na Arty Z7 Resource Center (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start) lze importovat do jádra Zynq Processing System IP v projektu Vivado a správně nakonfigurovat Zynq pro práci s 50 MHz () vstupní hodiny.
PS má vyhrazený PLL schopný generovat až čtyři referenční hodiny, každý s nastavitelnými frekvencemi, které lze použít k taktování vlastní logiky implementované v PL. Arty Z7 navíc poskytuje externí 125 MHz () referenční hodiny přímo na pin H16 PL. Externí referenční hodiny umožňují použití PL zcela nezávisle na PS, což může být užitečné pro jednoduché aplikace, které nevyžadují procesor.
PL Zynq také obsahuje MMCM a PLL, které lze použít ke generování hodin s přesnými frekvencemi a fázovými vztahy. Kterýkoli ze čtyř referenčních hodin PS nebo 125 MHz () externí referenční hodiny lze použít jako vstup do MMCM a PLL. Arty Z7-10 obsahuje 2 MMCM a 2 PLL a Arty Z7-20 obsahuje 4 MMCM a 4 PLL. Úplný popis možností taktovacího zdroje Zynq PL naleznete v „Uživatelské příručce zdrojů FPGA FPGA 7“ dostupné od společnosti Xilinx.
Obrázek 11.1 ukazuje schéma taktování použité na Arty Z7. Všimněte si, že výstup referenčních hodin z Ethernet PHY se používá jako 125 MHz () referenční hodiny na PL, aby se snížily náklady na zahrnutí vyhrazeného oscilátoru pro tento účel. Mějte na paměti, že CLK125 bude deaktivován, když je Ethernet PHY (IC1) udržován v hardwarovém resetu snížením signálu PHYRSTB.
Obrázek 11.1. Taktování Arty Z7.
Základní I / O
Deska Arty Z7 obsahuje dvě tříbarevné LED diody, 2 spínače, 4 tlačítka a 4 samostatné LED diody, jak je znázorněno na obrázku 12.1. Tlačítka a posuvné spínače jsou k Zynq PL připojeny přes sériové odpory, aby se zabránilo poškození neúmyslným zkratem (ke zkratu může dojít, pokud byl jako výstup neúmyslně definován pin FPGA přiřazený tlačítku nebo posuvnému spínači). Čtyři tlačítka jsou „mžikové“ spínače, které normálně generují nízký výkon, když jsou v klidu, a vysoký výkon pouze při stisknutí. Posuvné spínače generují konstantní vysoké nebo nízké vstupy v závislosti na jejich poloze.
Obrázek 12.1. Arty Z7 GPIO ().
Čtyři samostatné vysoce účinné LED diody jsou anodově připojeny k Zynq PL přes 330-ohmové odpory, takže se rozsvítí, když je logická vysoká vol.tage se aplikuje na jejich příslušný I/O pin. Další LED diody, které nejsou uživatelsky přístupné, indikují zapnutí, stav programování PL a stav portu USB a Ethernet.
Tříbarevné LED diody
Deska Arty Z7 obsahuje dvě tříbarevné LED diody. Každá tříbarevná VEDENÝ () má tři vstupní signály, které řídí katody tří menších interních LED diod: jednu červenou, jednu modrou a jednu zelenou. Přivedení signálu odpovídající jedné z těchto barev na vysokou úroveň rozsvítí vnitřní LED (). Vstupní signály jsou buzeny Zynq PL přes tranzistor, který signály invertuje. Proto, aby se rozsvítila trojbarevná LED (), odpovídající signály musí být řízeny vysoko. Tříbarevný VEDENÝ () bude vydávat barvu závislou na kombinaci interních LED, které jsou aktuálně rozsvíceny. Napřample, pokud jsou červené a modré signály řízeny vysoko a zelený je řízen nízko, trojbarevná VEDENÝ () bude vydávat fialovou barvu.
Společnost Digilent důrazně doporučuje použití modulace šířky pulzu (PWM) při napájení tříbarevných LED diod. Přivedení kteréhokoli ze vstupů na ustálenou logickou „1“ bude mít za následek VEDENÝ () jsou osvětleny nepříjemně jasnou úrovní. Tomu se můžete vyhnout tím, že zajistíte, že žádný z tříbarevných signálů nebude řízen více než 50% pracovním cyklem. Použití PWM také značně rozšiřuje potenciální barevnou paletu tříbarevné LED. Individuální nastavení pracovního cyklu každé barvy mezi 50 % a 0 % způsobí, že různé barvy budou osvětleny různou intenzitou, což umožňuje zobrazení prakticky libovolné barvy.
Mono audio výstup
Integrovaný audio jack (J13) je řízen Sallen-Key Butterworth Low-pass filtrem 4. řádu, který poskytuje mono audio výstup. Obvod dolní propusti je znázorněn na obrázku 14.1. Vstup filtru (AUD_PWM) je připojen na Zynq PL pin R18. Digitálním vstupem bude typicky pulsně modulovaný (PWM) nebo pulzně modulovaný (PDM) signál open-drain produkovaný FPGA. Signál musí být řízen nízko pro logickou „0“ a ponechán ve vysoké impedanci pro logickou „1“. Zabudovaný pull-up rezistor na čistou analogovou 3.3V lištu vytvoří správný objemtage pro logiku '1'. Dolní propust na vstupu bude fungovat jako rekonstrukční filtr pro převod digitálního signálu modulovaného šířkou pulzu na analogový vol.tage na výstupu audio jack.
(Obrázek 13.1. Zvukový výstupní obvod.
Signál vypnutí zvuku (AUD_SD) se používá ke ztlumení zvukového výstupu. Je připojen k Zynq PL pinu T17. Chcete-li použít audio výstup, tento signál musí být řízen na logickou vysokou úroveň.
Frekvenční odezva nízkopropustného filtru SK Butterworth je znázorněna na obrázku 13.2. AC analýza obvodu se provádí pomocí NI Multisim 12.0.
Obrázek 13.2. Frekvenční odezva zvukového výstupu.
Modulace šířky pulsu
Signál modulovaný šířkou pulzu (PWM) je řetězec pulzů s určitou pevnou frekvencí, přičemž každý pulz má potenciálně jinou šířku. Tento digitální signál může procházet jednoduchou dolní propustí, která integruje digitální tvar vlny a vytváří analogový objemtage úměrné průměrné šířce pulzu v určitém intervalu (interval je určen mezní frekvencí 3dB dolní propusti a frekvencí pulzů). Napřample, pokud jsou pulsy vysoké v průměru 10 % dostupné periody pulsu, pak integrátor vytvoří analogovou hodnotu, která je 10 % objemu VddtagE. Obrázek 13.1.1 ukazuje průběh reprezentovaný jako signál PWM.
Obrázek 13.1.1. PWM průběh.
Signál PWM musí být integrován pro definování analogového voltagE. Frekvence dolní propusti 3dB by měla být o řád nižší než frekvence PWM, aby byla ze signálu filtrována energie signálu na frekvenci PWM. Napřample, pokud zvukový signál musí obsahovat až 5 kHz frekvenční informace, pak by frekvence PWM měla být alespoň 50 kHz (a pokud možno ještě vyšší). Obecně platí, že pokud jde o věrnost analogového signálu, čím vyšší je frekvence PWM, tím lépe. Obrázek 13.1.2 ukazuje reprezentaci PWM integrátoru produkujícího výstupní objemtage integrací sledu pulsů. Všimněte si výstupního signálu filtru v ustáleném stavu amppoměr nadmořské výšky k Vdd je stejný jako pracovní cyklus šířky pulzu (pracovní cyklus je definován jako doba vysokého pulzu dělená dobou pulzního okna).
Figure 13.1.2. PWM Output Voltage.
Obnovit zdroje
Reset při zapnutí
Zynq PS podporuje externí resetovací signály při zapnutí. Reset po zapnutí je hlavním resetem celého čipu. Tento signál resetuje každý registr v zařízení, který lze resetovat. Arty Z7 řídí tento signál ze signálu PGOOD regulátoru výkonu TPS65400, aby udržel systém v resetu, dokud nebudou všechny zdroje napájení platné.
Programovací tlačítkový spínač
Tlačítkový spínač PROG, označený PROG, přepíná Zynq PROG_B. Toto resetuje PL a způsobí, že DONE bude zrušeno. PL zůstane nenakonfigurován, dokud nebude přeprogramován procesorem nebo přes JTAG.
Resetování podsystému procesoru
Externí reset systému, označený SRST, resetuje zařízení Zynq bez narušení ladícího prostředí. Napřample, předchozí body přerušení nastavené uživatelem zůstávají platné i po resetu systému. Z bezpečnostních důvodů reset systému vymaže veškerý obsah paměti v PS, včetně OCM. PL se také vymaže během resetování systému. Resetování systému nezpůsobí opětovné zapnutí připevňovacích kolíků režimu spouštěníampvedený.
Tlačítko SRST také způsobí přepnutí signálu CK_RST za účelem spuštění resetu na připojených štítech.
Pmod Porty
Porty Pmod jsou 2×6, pravoúhlé, 100 mil odsazené samičí konektory, které se spojují se standardními 2×6 pinovými konektory. Každý 12pinový port Pmod poskytuje dva 3.3V VCC () signály (piny 6 a 12), dva signály uzemnění (piny 5 a 11) a osm logických signálů, jak je znázorněno na obrázku 15.1. The VCC () a zemnící kolíky mohou dodávat proud až 1A, ale je třeba dbát na to, aby nedošlo k překročení žádného z výkonových rozpočtů palubních regulátorů nebo externího napájecího zdroje (viz limity proudu 3.3V na lištu uvedené v části „Napájecí zdroje“). .
(https://reference.digilentinc.com/_detail/reference/programmable-logic/arty-z7/arty-z7-pmod.png?id=reference%3Aprogrammable-logic%3Aartyz7%3Areference-manual)
Obrázek 15.1. Diagram portu Pmod
Digilent vyrábí velkou sbírku přídavných desek Pmod, které lze připojit k rozšiřujícím konektorům Pmod a přidat hotové funkce, jako jsou A/D, D/A, ovladače motoru, senzory a další funkce. Vidět www.digilentinc.com (http://www.digilentinc.com) pro více informací.
Každý port Pmod nalezený na deskách Digilent FPGA spadá do jedné ze čtyř kategorií: standardní, připojené MIO, XADC nebo vysokorychlostní. Arty Z7 má dva porty Pmod, oba jsou vysokorychlostního typu. Následující část popisuje vysokorychlostní typ portu Pmod.
Vysokorychlostní Pmods
Vysokorychlostní Pmods mají své datové signály směrovány jako impedančně přizpůsobené diferenciální páry pro maximální spínací rychlosti. Mají podložky pro načítání odporů pro přidanou ochranu, ale Arty Z7 se dodává s těmito nabitými jako 0-ohmové bočníky. Se sériovými odpory shunted, tyto Pmods nenabízejí žádnou ochranu proti zkratu, ale umožňují mnohem rychlejší spínací rychlosti. Signály jsou spárovány se sousedními signály ve stejné řadě: kolíky 1 a 2, kolíky 3 a 4, kolíky 7 a 8 a kolíky 9 a 10.
Stopy jsou směrovány rozdílem 100 ohmů (+/- 10 %).
Pokud jsou piny na tomto portu použity jako signály s jedním zakončením, sdružené páry mohou vykazovat přeslechy. V aplikacích, kde se to týká, by měl být jeden ze signálů uzemněn (snížit jej z FPGA) a použít jeho pár pro signál zakončený signálem.
Vzhledem k tomu, že vysokorychlostní Pmods mají 0-ohmové bočníky místo ochranných odporů, musí obsluha přijmout opatření, aby zajistila, že nezpůsobí žádné zkraty.
Arduino/chipKIT Shield konektor
Arty Z7 lze připojit ke standardním štítům Arduino a chipKIT a přidat tak rozšířenou funkčnost. Při navrhování Arty Z7 byla věnována zvláštní pozornost, aby bylo zajištěno, že je kompatibilní s většinou Arduino a chipKIT štítů na trhu. Štítový konektor má 49 pinů připojených k Zynq PL pro univerzální digitální I/O na Arty Z7-20 a 26 na Arty Z7-10. Díky flexibilitě FPGA je možné tyto piny použít pro téměř cokoliv, včetně digitálního čtení/zápisu, připojení SPI, připojení UART, připojení I2C a PWM. Šest z těchto pinů (označených AN0-AN5) lze také použít jako jednopólové analogové vstupy se vstupním rozsahem 0V-3.3V a dalších šest (označených AN6-11) lze použít jako diferenciální analogové vstupy.
Poznámka: Arty Z7 není kompatibilní se štíty, které vydávají 5V digitální nebo analogové signály. Hnací kolíky na konektoru stínění Arty Z7 nad 5V mohou způsobit poškození Zynq.
(https://reference.digilentinc.com/_media/reference/programmable-logic/arty-z7/arty-z7-shield.png)
Obrázek 16.1. Schéma štítového kolíku.
| Název PIN | Funkce štítu | Připojení Arty Z7 |
| IO0–IO13 | I/O piny pro všeobecné použití | Viz část s názvem „Shield Digital I/O“ |
| IO26–IO41, A (IO42) | Arty Z7-20 I/O piny pro všeobecné použití | Viz část s názvem „Shield Digital I/O“ |
| SCL | Hodiny I2C | Viz část s názvem „Shield Digital I/O“ |
| SDA | Data I2C | Viz část s názvem „Shield Digital I/O“ |
| SCLK () | SPI hodiny | Viz část s názvem „Shield Digital I/O“ |
| MOSI () | Vyšla data SPI | Viz část s názvem „Shield Digital I/O“ |
| MISO () | SPI data v | Viz část s názvem „Shield Digital I/O“ |
| SS | SPI Slave Select | Viz část s názvem „Shield Digital I/O“ |
| A0–A5 | Jednostranný analogový vstup | Viz část s názvem „Shield Analog I/O“ |
| A6–A11 | Diferenciální analogový vstup | Viz část s názvem „Shield Analog I/O“ |
| Název PIN | Funkce štítu | Připojení Arty Z7 |
| V_P, V_N | Vyhrazený diferenciální analogový vstup | Viz část s názvem „Shield Analog I/O“ |
| XGND | Analogové uzemnění XADC | Připojeno k síti používané k řízení zemní reference XADC na Zynq (VREFN) |
| XVREF | XADC Analog Voltage Reference | Připojeno k 1.25 V, 25mA liště používané k pohonu XADC svtagReference na Zynq (VREFP) |
| N/C | Nepřipojeno | Nepřipojeno |
| IOREF | Digital I/O Voltage odkaz | Připojeno k Arty Z7 3.3V Power Rail (viz část „Napájecí zdroje“) |
| RST | Resetovat na štít | Připojeno k červenému tlačítku „SRST“ a MIO pinu 12 na Zynq. Když je JP1 zkratovaný, je také připojen k signálu DTR můstku FTDI USB-UART. |
| 3V3 | 3.3V napájecí lišta | Připojeno k Arty Z7 3.3V Power Rail (viz část „Napájecí zdroje“) |
| 5V0 | 5.0V napájecí lišta | Připojeno k Arty Z7 5.0V Power Rail (viz část „Napájecí zdroje“) |
| GND (), G | Země | Připojeno k základní rovině Arty Z7 |
| VIN | Vstup napájení | Zapojeno paralelně s konektorem externího napájení (J18). |
Tabulka 16.1. Popisy štítků.
Shield Digital I/O
Piny připojené přímo k Zynq PL lze použít jako univerzální vstupy nebo výstupy. Tyto piny zahrnují I2C, SPI a I/O piny pro všeobecné použití. Mezi FPGA a digitálními I/O kolíky jsou sériové odpory 200 Ohmů, které pomáhají zajistit ochranu proti náhodným zkratům (s výjimkou signálů AN5-AN0, které nemají žádné sériové odpory, a signálů AN6-AN12, které mají 100 ohmové sériové odpory). Absolutní maximální a doporučený provozní objemtagHodnoty pro tyto kolíky jsou uvedeny v tabulce níže.
IO26-IO41 a A (IO42) nejsou na Arty Z7-10 přístupné. Také AN0-AN5 nelze použít jako digitální I/O na Arty Z7-10. To je způsobeno tím, že na Zynq-7010 je k dispozici méně I/O pinů než na Zynq-7020.
| Absolute Minimum Voltage | Doporučený minimální provozní objtage | Doporučený maximální provozní objtage | Absolutní maximální objemtage | |
| Napájeno | -0.4 V | -0.2 V | 3.4 V | 3.75 V |
| Bezmotorový | -0.4 V | N/A | N/A | 0.55 V |
Tabulka 16.1.1. Shield Digital Voltages. Další informace o elektrických charakteristikách pinů připojených k Zynq PL naleznete v části Technický list Zynq-7000
(ds187-XC7Z010-XC7Z020-Data-Sheet) z Xilinx.
Shield Analog I/O
Piny označené A0-A11 a V_P/V_N se používají jako analogové vstupy do XADC modulu Zynq. Zynq očekává, že vstupy budou v rozsahu 0-1 V. Na pinech označených A0-A5 používáme externí obvod ke zmenšení vstupního objemutage od 3.3V. Tento obvod je znázorněn na obrázku 16.2.1. Tento obvod umožňuje modulu XADC přesně měřit jakýkoli objemtage mezi 0V a 3.3V (vzhledem k Arty Z7 GND ()), který se aplikuje na kterýkoli z těchto kolíků. Pokud si přejete použít piny označené A0-A5 jako digitální vstupy nebo výstupy, zapojte je také přímo do Zynq PL před obvod odporového děliče (také znázorněný na obrázku 16.2.1) na Arty Z7-20. Toto dodatečné připojení není na Arty Z7-10 provedeno, proto lze tyto signály použít pouze jako analogové vstupy u této varianty.
(https://reference.digilentinc.com/_media/reference/programmable-logic/arty-z7/arty-z7-shield-an.png)
Obrázek 16.2.1. Jednostranné analogové vstupy.
Piny označené A6-A11 jsou připojeny přímo ke 3 párům analogových pinů na Zynq PL přes antialiasingový filtr. Tento obvod je znázorněn na obrázku 16.2.2. Tyto dvojice pinů lze použít jako diferenciální analogové vstupy s objtage rozdíl mezi 0-1V. Sudá čísla jsou připojena ke kladným kolíkům páru a lichá čísla k záporným kolíkům (takže A6 a A7 tvoří analogový vstupní pár, přičemž A6 je kladný a A7 je záporný). Všimněte si, že ačkoli jsou přítomny podložky pro kondenzátor, nejsou pro tyto kolíky zatíženy. Vzhledem k tomu, že analogové piny FPGA mohou být také použity jako normální digitální FPGA piny, je také možné použít tyto piny pro digitální I/O.
Piny označené V_P a V_N jsou připojeny k vyhrazeným analogovým vstupům FPGA VP_0 a VN_0. Tento pár pinů lze také použít jako diferenciální analogový vstup s objtage mezi 0-1V, ale nelze je použít jako digitální I/O. Kondenzátor v obvodu znázorněném na obrázku 16.2.2 pro tento pár kolíků je zatížen Arty Z7.
Obrázek 16.2.2. Diferenciální analogové vstupy.
Jádro XADC v Zynq je dvoukanálový 12bitový analogově-digitální převodník schopný pracovat při 1 MSPS. Každý kanál může být řízen kterýmkoli z analogových vstupů připojených k pinům stínění. Jádro XADC je řízeno a přistupováno z uživatelského návrhu přes Dynamic Reconfiguration Port (DRP). DRP také poskytuje přístup ke svtagMonitory, které jsou přítomné na každé z napájecích lišt FPGA, a teplotní senzor, který je interní v FPGA. Další informace o použití jádra XADC naleznete v dokumentu Xilinx s názvem „7 Series FPGA a Zynq-7000 All Programmable SoC XADC Dual 12-Bit 1 MSPS Analog-to-Digital Converter“. K jádru XADC je také možné přistupovat přímo pomocí PS, přes rozhraní „PS-XADC“. Toto rozhraní je plně popsáno v kapitole 30 Zynq
Technická referenční příručka ( ug585-Zynq-7000-TRM [PDF]). rm (https://reference.digilentinc.com/tag/rm?do=showtag&tag=rm), doc (https://reference.digilentinc.com/tag/doc?do=showtag&tag=doc), arty-z7
(https://reference.digilentinc.com/tag/arty-z7?do=showtag&tag=arty-z7)
Přihlaste se k odběru našeho newsletteru
| Křestní jméno |
| Příjmení |
| E-mailová adresa |
| Naši partneři Univerzita Xilinx Naprogramovat (https://store.digilentinc.com/partneuniversity-program/) Technologičtí partneři (https://store.digilentinc.com/technolpartners/) Distributoři (https://store.digilentinc.com/ourdistributors/) |
Technická podpora Forum (https://forum.digilentinc.com) Referenční Wiki (https://reference.digilentinc.com) Kontaktujte nás (https://store.digilentinc.com/contactus/) |
| Informace o zákazníkovi(https://youtube.com/user/digilentinc) FAQ(https://resource.digilentinc.com/verify) Informace o obchodu (https://store.digilentinc.com/store-info/) |
Informace o společnosti
O nás |
Dokumenty / zdroje
 |
DIGILNÍ vývojová rada Arty Z7 [pdfUživatelská příručka Vývojová deska Arty Z7 |
